DE10234392A1 - Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür - Google Patents

Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür

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Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einem ersten ionenimplantierten Bereich (118) in einem Halbleitersubstrat (100), einem zweiten ionenimplantierten Bereich (106) an den Seiten des ersten ionenimplantierten Bereichs, einem Halo-Ionenimplantationsbereich benachbart zum zweiten ionenimplantierten Bereich auf der zum ersten ionenimplantierten Bereich entgegengesetzten Seite, einer Gate-Oxidschicht (102) und einer Gate-Elektrode (104b, 114) auf der Gate-Oxidschicht sowie auf ein Verfahren zur Herstellung eines solchen Halbleiterbauelements. DOLLAR A Erfindungsgemäß wird die Gate-Elektrode aus einem ersten, unteren Gate-Elektrodenteil (104b) und einem zweiten, oberen Gate-Elektrodenteil (114) gebildet, der breiter als der erste Gate-Elektrodenteil ist. Eine Siliziumnitridschicht (110b) wird entlang von Seitenwänden der Gate-Oxidschicht und des ersten Gate-Elektrodenteils und in einem angrenzenden Bereich des Halbleitersubstrats gebildet. Auf der dem ersten Gate-Elektrodenteil gegenüberliegenden Seite wird benachbart zur Siliziumnitridschicht eine Oxidschicht (112b) gebildet, wobei der zweite Gate-Elektrodenteil auf dem ersten Gate-Elektrodenteil, der Siliziumnitridschicht und der Oxidschicht liegt. An Seitenwänden des zweiten Gate-Elektrodenteils und der Oxidschicht wird ein erster Abstandshalter (116a) gebildet. DOLLAR A Verwendung z. B. für Halbleiterbauelemente mit MOS-Transistoren.

Description

  • Die Erfindung bezieht sich auf ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein Verfahren zur Herstellung eines solchen Halbleiterbauelements.
  • In Halbleiterbauelementen, die einen MOS-Transistor verwenden, hat die kritische Dimension einer Gate-Elektrode zahlreiche Auswirkungen auf die Eigenschaften des MOS-Transistors. Mit höherer Integration von Halbleiterbauelementen wird die kritische Dimension der Gate-Elektrode kleiner. Daher wird häufig ein Verfahren zur Bildung eines flachen Übergangs benutzt, um auf diese Weise eine Verbesserung bezüglich eines Kurzkanaleffektes zu erreichen, der durch das Herunterskalieren des MOS-Transistors verursacht wird. Dies findet jedoch seine Grenzen in der Verringerung des Widerstandes eines Source/Drain-Ausdehnungsbereichs. Als Alternative wurde eine Halo-Ionenimplantation vorgeschlagen. Mit viel kleiner werdender kritischer Dimension der Gate-Elektrode wird jedoch die Konzentration der Halo-Ionenimplantation höher, was in einem Anwachsen der Übergangskapazität und des Übergangsleckstroms und in einer Verringerung des Ein-Stroms resultiert. Um diese Schwierigkeiten anzugehen, wurde eine Ionenimplantation unter hohem Winkel vorgeschlagen.
  • Die Ionenimplantation unter hohem Winkel ist eine Methode zum selektiven Implantieren von Störstellenionen in die Seiten von Source/Drain- Ausdehnungsbereichen unter Verwendung eines hohen Winkels während der Ionenimplantation zur Bildung eines Halo-Ionenimplantationsbereichs. Diese Methode verhindert effektiv einen Kurzkanaleffekt, selbst wenn Störstellenionen mit niedriger Konzentration in die Seiten der Source/Drain-Ausdehnungsbereiche implantiert werden. Wenn die Konzentration der Störstellen im Halo-Ionenimplantationsbereich verringert wird, wird ein Volumeneffekt reduziert, was den Ein-Strom erhöht und den Aus-Strom verringert. Zudem bewirkt die Halo-Ionenimplantation unter hohem Winkel eine Verringerung der Übergangskapazität und der Schwankung in der Gate-Länge. Mit höherem Integrationsgrad der Halbleiterbauelemente wird jedoch aufgrund der Begrenzungen hinsichtlich des Abstands von Gate zu Gate die Halo-Ionenimplantation unter mehr als einem gewissen vorgegebenen Winkel nicht mehr möglich, so dass die Vorteile der Halo-Ionenimplantation unter hohem Winkel nicht realisiert werden können. Somit wird zwar die Halo-Ionenimplantation unter hohem Winkel bei der Herstellung von Transistoren mit hohem Leistungsvermögen benutzt, wie oben erläutert, aufgrund benachbarter Gate-Elektroden tritt jedoch während der Ionenimplantation ein Abschattungseffekt auf, so dass eine Halo-Ionenimplantation für über einem gewissen Winkel liegende höhere Winkel nicht mehr durchgeführt werden kann.
  • Um diese Schwierigkeit zu beheben, könnte der Abstand zwischen den Gate-Elektroden erhöht oder die Höhe der Gate-Elektroden verringert werden. Das Vergrößern der Abstände zwischen den Gate-Elektroden resultiert jedoch in einem Anwachsen der Chipgröße und läuft einem hohen Integrationsgrad zuwider. Eine Verringerung der Höhe der Gate- Elektroden führt dazu, dass keine ausreichende Höhentoleranz für die Bildung von Silicid zur Verfügung steht, das zur Widerstandsverringerung benötigt wird, was die Gefahr erhöht, dass Silicid auf einem Gate eine Gate-Oxidschicht oder einen aktiven Bereich angreift, so dass keine ausreichende Gate-Elektrodenhöhe für eine nachfolgenden Prozess chemisch-mechanischen Polierens (CMP) erhalten werden kann.
  • Fig. 1 zeigt in einem schematischen Querschnitt die Auswirkungen der Höhe einer Gate-Elektrode und des Abstands zwischen Gate-Elektroden auf den Ionenimplantationswinkel nach dem Stand der Technik. Wie aus Fig. 1 ersichtlich, wird, wenn der Abstand zwischen je zwei Gate- Elektroden mit a, die Höhe der Gate-Elektroden mit b und der Winkel zwischen der Oberflächennormalen des Halbleitersubstrats 10 und der Einfallsrichtung der Störstellenionen mit θ bezeichnet werden, ein ausreichendes Verhältnis von a/b benötigt, um die Halo-Ionenimplantation mit hohem Winkel anzuwenden. Um dies zu erreichen, sollte der Abstand a zwischen den Gate-Elektroden ausreichend erhöht oder die Höhe b der Gate-Elektroden ausreichend verringert werden. Eine Reduzierung der Höhe b der Gate-Elektroden resultiert jedoch darin, dass die Höhentoleranz der Gate-Elektroden für die Bildung von Silicid ungenügend wird, das zur Widerstandsverringerung benötigt wird, so dass eine Gate-Oxidschicht 12 oder ein aktiver Bereich durch Silicid auf der Gate- Elektrode angegriffen werden kann und daher keine für einen nachfolgenden CMP-Prozess ausreichende Höhe der Gate-Elektrode erzielt werden kann. Eine Erhöhung des Abstands a zwischen den Gate- Elektroden hat einen Verlust für die Entwurfsregel zur Folge, so dass die Chipabmessung größer wird. Dies läuft einem hohen Integrationsgrad im Halbleiterfertigungsprozess zuwider.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements der eingangs genannten Art und eines zugehörigen Herstellungsverfahrens zugrunde, welche die Realisierung von Gate- Elektroden mit niedrigem Gate-Widerstand und niedriger parasitärer Kapazität und mit einem Halo-Ionenimplantationsbereich ermöglichen, der Kurzkanaleffekte effektiv unterdrückt, und bei denen die Durchführung einer Ionenimplantation unter hohem Winkel ohne Vergrößerung des Abstands zwischen den Gate-Elektroden möglich ist.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 16.
  • Erfindungsgemäß sind Gate-Elektroden mit einer T-förmigen Struktur aus einem ersten, unteren Gate-Elektrodenteil geringerer Breite und einem zweiten, oberen Gate-Elektrodenteil größerer Breite vorgesehen, so dass ein breites Silicid gebildet und der Widerstand reduziert werden kann. Ebenso können die Gate-Kapazität und die Überlapp-Kapazität zwischen der Gate-Elektrode und dem Source/Drain-Ausdehnungsbereich reduziert werden. Eine Halo-Ionenimplantation kann unter hohem Winkel nach Bildung des ersten und vor Bildung des zweiten Gate- Elektrodenteils durchgeführt werden, was vergleichsweise hohe Implantationswinkel erlaubt, ohne den Abstand zwischen den Gate-Elektroden zu erhöhen. Störstellenionen können selektiv in die Seiten des Source/Drain-Ausdehnungsbereichs zur Bildung eines Halo-Ionenimplantationsbereichs implantiert werden, was Kurzkanaleffekte effektiv unterdrückt. Der Halo-Ionenimplantationsbereich lässt sich mit niedriger Störstellenkonzentration bilden, was einen Volumeneffekt reduziert, den Ein- Strom erhöht und den Aus-Strom verringert. Auch die Übergangskapazität lässt sich reduzieren.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • Fig. 1 eine schematische Querschnittansicht zur Veranschaulichung der Auswirkungen der Höhe von Gate-Elektroden und des Abstands zwischen den Gate-Elektroden herkömmlicher Art auf einen Ionenimplantationswinkel,
  • Fig. 2 bis 13 schematische Querschnittansichten eines Halbleiterbauelements in aufeinanderfolgenden Herstellungsstufen zur Veranschaulichung einer ersten erfindungsgemäßen Ausführungsform und
  • Fig. 14 bis 17 schematische Querschnittansichten eines Halbleiterbauelements in aufeinanderfolgenden Herstellungsstufen zur Veranschaulichung einer zweiten erfindungsgemäßen Ausführungsform.
  • Die Fig. 12 und 16 veranschaulichen in schematischen Querschnittansichten erfindungsgemäße Strukturen eines Halbleiterbauelements. Wie aus Fig. 12 und 16 ersichtlich, ist ein erster ionenimplantierter Bereich 118 in Form eines tiefen Source-/Drain-Bereichs in einem Halbleitersubstrat 100 gebildet. Der erste ionenimplantierte Bereich 118 befindet sich im Halbleitersubstrat 100 in einem Bereich, der breiter als der Abstand zwischen ersten Abstandshaltern 116a ist. Ein zweiter ionenimplantierter Bereich 106 ist in Form eines Source/Drain-Ausdehnungsbereichs 106 beidseits des ersten ionenimplantierten Bereichs 118 ausgebildet. Vorzugsweise ist die Störstellenkonzentration im zweiten ionenimplantierten Bereich 106 niedriger als im ersten ionenimplantierten Bereich 118. In einem Ausführungsbeispiel beträgt die Störstellenkonzentration im ersten ionenimplantierten Bereich 118 3 × 1015 cm-2 bis 7 × 1015 cm-2 und die Störstellenkonzentration im zweiten ionenimplantierten Bereich 106 beträgt 1 × 1014 cm-2 bis 2 × 1015 cm-2. Des weiteren grenzt an den zweiten ionenimplantierten Bereich 106 auf der dem ersten ionenimplantierten Bereich 118 abgewandten Seite ein Halo-Ionenimplantationsbereich 108 an. Die in den Halo-Ionenimplantationsbereich 108 implantierten Störstellen sind von einem Typ, der demjenigen der Störstellen im ersten und zweiten ionenimplantierten Bereich 118, 106 entgegengesetzt ist. Wenn beispielsweise die in den ersten und zweiten ionenimplantierten Bereich 118, 106 implantierten Störstellen p-leitend sind, wie Bor (B) und/oder Indium (In), handelt es sich bei den in den Halo- Ionenimplantationsbereich 108 implantierten Störstellen um n-leitende Störstellen, wie Arsen (As) und/oder Phosphor (P). Umgekehrt handelt es sich bei den in den Halo-Ionenimplantationsbereich 108 implantierten Störstellen um p-leitende Störstellen, wie Bor (B) und/oder Indium (In), wenn die in den ersten und zweiten ionenimplantierten Bereich 118, 106 implantierten Störstellen n-leitend sind, wie Arsen (As) und/oder Phosphor (P). Vorzugsweise enthält der Halo-Ionenimplantationsbereich 108 Störstellen in niedriger Konzentration. In einem Ausführungsbeispiel liegt die Störstellenkonzentration des Halo-Ionenimplantationsbereichs 108 zwischen 1 × 1013 cm-2 bis 5 × 1014 cm-2. Der Halo-Ionenimplantationsbereich 108 ist an den Seiten des Source/Drain-Ausdehnungsbereichs 106 ausgebildet und unterdrückt so selbst mit Störstellen in niedriger Konzentration effektiv einen Kurzkanaleffekt. Außerdem reduziert er einen Volumeneffekt, erhöht den Ein-Strom und reduziert den Aus-Strom. Des weiteren kann die Übergangskapazität reduziert werden.
  • Auf dem Halbleitersubstrat 100 ist eine Gate-Oxidschicht 102 zwischen den Source/Drain-Ausdehnungsbereichen 106 ausgebildet. Auf der Gate-Oxidschicht 102 befindet sich eine erste Gate-Elektrode 104b. Diese ist vorzugsweise aus polykristallinem Silizium oder aus Silizium- Germanium (SiGe) gebildet. In einem Ausführungsbeispiel beträgt die Höhe der ersten Gate-Elektrode 104b zwischen 50 nm und 100 nm. Auf dem Halbleitersubstrat 100 und entlang von Seitenwänden der Gate- Oxidschicht 102 und der ersten Gate-Elektrode 104b ist eine Schicht 110b aus Siliziumnitrid (Si3N4) gebildet. Die Si3N4-Schicht 110b befindet sich an beiden Seiten der ersten Gate-Elektrode 104b und weist einen L-förmigen oder spiegelbildlich L-förmigen Querschnitt auf. Die Siliziumnitrid-Schicht weist vorzugsweise eine Dicke zwischen 3 nm und 20 nm auf. Benachbart zur Siliziumnitridschicht 110b ist auf der von der ersten Gate-Elektrode 104b abgewandten Seite eine Oxidschicht 112b vorgesehen. Diese ist durch ein Hochtemperaturoxid (HTO), ein Mitteltemperaturoxid (MTO) oder ein Niedertemperaturoxid (LTO) gebildet. Auf der ersten Gate-Elektrode 104, der Siliziumnitrid-Schicht 110b und der Oxidschicht 112b ist eine zweite Gate-Elektrode 114 ausgebildet. Diese besteht bevorzugt aus polykristallinem Silizium oder Silizium- Germanium (SiGe). In einem Ausführungsbeispiel beträgt die Höhe der zweiten Gate-Elektrode 114 zwischen 30 nm und 150 nm. An den Seitenwänden der zweiten Gate-Elektrode 114 und der Oxidschicht 112b ist ein erster Abstandshalter 116a ausgebildet. Er ist somit der zweiten Gate-Elektrode 114 und der Oxidschicht 112b benachbart und auf der Siliziumnitrid-Schicht 110b auf der Oberfläche des Halbleitersubstrats 100 gebildet. Der erste Abstandshalter 116a besteht aus einem Hochtemperaturoxid (HTO), einem Mitteltemperaturoxid (MTO) oder einem Niedertemperaturoxid (LTO).
  • Somit weisen die Gate-Elektroden in den erfindungsgemäßen Halbleiterbauelementen eine T-förmige Struktur auf, die aus der ersten Gate- Elektrode 104b und der zweiten Gate-Elektrode 114 besteht. In dieser T- förmigen Gate-Struktur ist die Breite eines unteren Gate-Elektrodenteils, d. h. der ersten Gate-Elektrode 104b, reduziert, während die Breite eines oberen Gate-Elektrodenteils, d. h. der zweiten Gate-Elektrode 114, demgegenüber größer ist, so dass ein breiter Siliziumbereich gebildet ist und der Widerstand reduziert werden kann. Dadurch können die Gate- Kapazität und die Überlapp-Kapazität zwischen Gate-Elektrode und Source/Drain-Ausdehnungsbereich reduziert werden.
  • Die Fig. 13 und 17 veranschaulichen in schematischen Querschnittansichten eine Struktur, bei der zusätzlich auf dem Halbleiterbauelement gemäß den Fig. 12 und 16 ein dritter ionenimplantierter Bereich und ein zweiter Abstandshalter ausgebildet sind. Wie aus den Fig. 13 und 17 ersichtlich, ist im Halbleitersubstrat 100 ein dritter ionenimplantierter Bereich 122 in einem Bereich des Halbleitersubstrat 100 gebildet, der breiter als der Abstand zwischen zweiten Abstandshaltern 120 ist, auf die weiter unten eingegangen wird. Der erste ionenimplantierte Bereich 118 ist in diesem Fall effektiv an den beiden Seiten des dritten ionenimplantierten Bereichs 122 vorhanden. Die Störstellenkonzentration im ersten ionenimplantierten Bereich 118 ist vorzugsweise niedriger als im dritten ionenimplantierten Bereich 122. Des weiteren ist der zweite ionenimplantierte Bereich 106 dem ersten ionenimplantierten Bereich 118 auf der dem dritten ionenimplantierten Bereich 122 entgegengesetzten Seite benachbart. Die Störstellenkonzentration im zweiten ionenimplantierten Bereich 106 ist vorzugsweise niedriger als im ersten ionenimplantierten Bereich 118. Der Halo-Ionenimplantationsbereich 108 ist dem zweiten ionenimplantierten Bereich 106 auf der dem ersten ionenimplantierten Bereich 118 entgegengesetzten Seite benachbart. Die in den Halo- Ionenimplantationsbereich 108 implantierten Störstellen sind von einem Typ, der demjenigen der Störstellen im ersten, zweiten und dritten ionenimplantierten Bereich 118, 106, 122 entgegengesetzt ist. Wenn beispielsweise die in den ersten, zweiten, dritten ionenimplantierten Bereich 118, 106, 122 implantierten Störstellen p-leitend sind, wie Bor (B) und/oder Indium (In), sind die in den Halo-Ionenimplantationsbereich 108 implantierten Störstellen n-leitend, wie Arsen (As) und/oder Phosphor (P). Umgekehrt sind die in den Halo-Ionenimplantationsbereich 108 implantierten Störstellen p-leitend, wie Bor (B) und/oder Indium (In), wenn die in den ersten, zweiten und dritten ionenimplantierten Bereich 118, 106, 122 implantierten Störstellen n-leitend sind, wie Arsen (As) und/oder Phosphor (P). Der Halo-Ionenimplantationsbereich 108 ist an den Seiten des Source/Drain-Ausdehnungsbereichs 106 ausgebildet, wodurch er effektiv einen Kurzkanaleffekt selbst mit Störstellen niedriger Konzentration unterdrückt, einen Volumeneffekt reduziert, den Ein- Strom erhöht und den Aus-Strom verringert. Dadurch kann die Übergangskapazität reduziert werden. Der jeweilige zweite Abstandhalter 120 ist an den Seitenwänden der Gate-Elektroden gebildet. Im übrigen ist die Gate-Struktur des Halbleiterbauelements der Fig. 13 und 17 gleich der T-förmigen Gate-Struktur der Fig. 12 und 16.
  • Unter Bezugnahme auf die Fig. 2 bis 13 wird ein erfindungsgemäßes Verfahren zur Herstellung des Halbleiterbauelements gemäß Fig. 13 im folgenden erläutert. Zunächst wird, wie aus Fig. 2 ersichtlich, auf einem Halbleitersubstrat 100 ein aktiver Bereich definiert, und eine nicht gezeigte Feldoxidschicht zur elektrischen Isolierung des aktiven Bereichs wird erzeugt. Die Feldoxidschicht kann durch einen Prozess lokaler Oxidation von Silizium (LOCOS) oder einen Prozess flacher Grabenisolation gebildet werden. Anschließend wird für das Halbleitersubstrat 100 eine Ionenimplantation zur Steuerung einer Schwellenspannung ausgeführt. Dann wird auf dem Halbleitersubstrat 100 eine Gate-Oxidschicht 102 erzeugt. Danach wird auf der Gate-Oxidschicht 102 ein erstes Gate- Material 104 abgeschieden, vorzugsweise polykristallines Silizium oder Silizium-Germanium (SiGe). Wenn das erste Gate-Material 104 zu dick ist, kann in einem späteren Halo-Ionenimplantationsprozess keine Ionenimplantation unter hohem Winkel erfolgen. Wenn das erste Gate- Material 104 zu dünn ist, reicht die Höhentoleranz der Gate-Elektrode zur Bildung von Silicid nicht aus, das zur Widerstandsverringerung benötigt wird, was die Gefahr erhöht, dass Silicid auf einer Gate-Elektrode die Gate-Oxidschicht 102 oder einen aktiven Bereich angreift und daher keine ausreichende Dicke für einen nachfolgenden CMP-Prozess erreicht werden kann. Die Depositionsdicke des ersten Gate-Materials 104sollte daher unter Berücksichtigung dieser Gesichtspunkte geeignet festgelegt werden. In einem Ausführungsbeispiel wird das erste Gate- Material 104 in einer Dicke von 50 nm bis 150 nm abgeschieden.
  • Im Verfahrensstadium von Fig. 3 werden das erste Gate-Material 104 und die Gate-Oxidschicht 102 strukturiert. Dazu wird ein herkömmlicher Fotolithografieprozess verwendet. Auf diese Weise wird eine erste Gate- Elektrode 104a durch Strukturierung erzeugt.
  • Im Verfahrensstadium von Fig. 4 wird ein Source/Drain-Ausdehnungsbereich 106 durch Implantieren von Störstellenionen in das Halbleitersubstrat 100 mit der darauf gebildeten ersten Gate-Elektrode 104a erzeugt. Der Source/Drain-Ausdehnungsbereich 106 wird mit Störstellen eines Typs ionenimplantiert, der demjenigen für die Dotierung des Halbleitersubstrat 100 entgegengesetzt ist. Wenn beispielsweise das Halbleitersubstrat 100 mit n-leitenden Störstellen dotiert wird, wird der Source/Drain-Ausdehnungsbereich 106 mit p-leitenden Störstellen dotiert, wie Bor (B) und/oder Borfluorid (BF2). Umgekehrt wird der Source/Drain- Ausdehnungsbereich 106 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert, wenn das Halbleitersubstrat 100 mit p-leitenden Störstellen dotiert wird. In einem Ausführungsbeispiel beträgt die Störstellenkonzentration in dem Source/Drain- Ausdehnungsbereich 106 1 × 1014 cm-2 bis 2 × 1015 cm-2.
  • Wie aus Fig. 5 ersichtlich, wird dann im Halbleitersubstrat 100 mit dem darauf gebildeten Source/Drain-Ausdehnungsbereich 106 ein Halo-Ionenimplantationsbereich 108 unter Verwendung eines Halo-Ionenimplantationsverfahrens mit hohem Winkel erzeugt. Der Halo- Ionenimplantationsbereich 108 wird an den Seiten des Source/Drain- Ausdehnungsbereichs 106 ausgebildet. Dadurch kann jeglicher Kurzkanaleffekt effektiv unterdrückt werden, und ein Volumeneffekt kann verringert werden, was den Ein-Strom steigert und den Aus-Strom verringert, selbst mit Störstellen niedriger Konzentration. Außerdem kann die Übergangskapazität reduziert werden, und die Schwankung in der Gate- Länge lässt sich verringern. Vorzugsweise wird die Halo-Ionenimplantation unter hohem Winkel derart durchgeführt, dass der Winkel θ zwischen der Normalenrichtung des Halbleitersubstrats 100 und der Einfallsrichtung der Störstellenionen zwischen 30° und 80° liegt. Der Halo- Ionenimplantationsbereich 108 wird mit Störstellen eines Typs ionenimplantiert, der demjenigen für die Dotierung des Source/Drain- Ausdehnungsbereichs 106 entgegengesetzt ist. Wenn beispielsweise der Source/Drain-Ausdehnungsbereich 106 mit n-leitenden Störstellen dotiert wird, wird der Halo-Ionenimplantationsbereich 108 mit p-leitenden Störstellen ionenimplantiert, wie Bor (B) und/oder Indium (In). Umgekehrt wird der Halo-Ionenimplantationsbereich 108 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert, wenn der Source/Drain-Ausdehnungsbereich 106 mit p-leitenden Störstellen dotiert wird. Vorzugsweise wird der Halo-Ionenimplantationsbereich 108 mit Störstellen niedriger Konzentration ionenimplantiert. Wenn die Störstellenkonzentration im Halo-Ionenimplantationsbereich 108 zu hoch ist, können die Übergangskapazität und der Übergangsleckstrom anwachsen, und der Ein-Strom kann sich verringern. In einem Ausführungsbeispiel beträgt die Störstellenkonzentration des Halo-Ionenimplantationsbereichs 108 1 × 1013 cm-2 bis 5 × 1014 cm-2.
  • Danach wird, wie in Fig. 6 gezeigt, eine Siliziumnitrid(Si3N4)-Schicht 110 konform entlang einer Stufe auf dem Halbleitersubstrat 100 mit dem Halo-Ionenimplantationsbereich 108 erzeugt. In einem Ausführungsbeispiel beträgt die Dicke der Siliziumnitrid-Schicht 110 zwischen 3 nm und 20 nm. Anschließend wird auf die Siliziumnitrid-Schicht 110 eine Oxidschicht 112 mit hoher Ätzselektivität bezüglich der Siliziumnitrid-Schicht 110 aufgebracht. Die Oxidschicht 112 wird aus einem Hochtemperaturoxid (HTO), Mitteltemperaturoxid (MTO) oder Niedertemperaturoxid (LTO) gebildet. In einem Ausführungsbeispiel liegt die Dicke der Oxidschicht 112 zwischen 50 nm und 250 nm.
  • Im Verfahrensstadium von Fig. 7 wird das Halbleitersubstrat 100 mit der darauf aufgebrachten Oxidschicht 112 durch chemisch-mechanisches Polieren (CMP) planarisiert, so dass die Oberseite der ersten Gate- Elektrode 104a freigelegt wird. Die erste Gate-Elektrode 104a wird durch den CMP-Prozess auf eine vorgegebene Dicke abgetragen. In einem Ausführungsbeispiel beträgt die Höhe der auf diese Weise dickenreduzierten ersten Gate-Elektrode 104b nach diesem Abtragvorgang zwischen 50 nm und 100 nm.
  • Danach wird, wie in Fig. 8 gezeigt, auf die erste Gate-Elektrode 104b ein zweites Gate-Material unter Verwendung eines selektiven epitaktischen Wachstumsverfahrens aufgewachsen, um eine zweite Gate-Elektrode 114 zu erzeugen. Vorzugsweise ist das zweite Gate-Material polykristallines Silizium oder Silizium-Germanium (SiGe). In einem Ausführungsbeispiel wird das Gate-Material in einer Dicke zwischen 30 nm und 150 nm aufgewachsen. Die zweite Gate-Elektrode 114 wird auf der ersten Gate-Elektrode 104b gebildet, so dass sich insgesamt eine Gate- Elektrode mit T-förmiger Struktur ergibt, die aus der ersten Gate- Elektrode 104b und der zweiten Gate-Elektrode 114 besteht.
  • Anschließend wird, wie in Fig. 9 gezeigt, die durch den Abtragprozess dickenreduzierte Oxidschicht 112a unter Verwendung der zweiten Gate- Elektrode 114 als Ätzmaske geätzt. Speziell wird hierzu das Halbleitersubstrat 100 mit der darauf gebildeten zweiten Gate-Elektrode 114 ohne Bildung einer Fotomaskenschicht trockengeätzt. Der Ätzvorgang belässt eine Oxidschicht 112b nur unter der zweiten Gate-Elektrode 114 benachbart zu der nach dem Abtragprozess verbliebenen Siliziumnitrid- Schicht 110a. Die Siliziumnitrid-Schicht 110a, die wie gesagt eine Ätzselektivität bezüglich der Oxidschicht 112a aufweist, dient für den Ätzvorgang als Ätzstopp.
  • Im Verfahrensstadium von Fig. 10 wird auf das Halbleitersubstrat 100 eine Isolationsschicht 116 zur Abstandshalterbildung aufgebracht. Die Isolationsschicht 116 besteht aus einem Hochtemperaturoxid (HTO), Mitteltemperaturoxid (MTO) oder Niedertemperaturoxid (LTO). In einem Ausführungsbeispiel liegt die Dicke der Isolationsschicht 116 zwischen 30 nm und 250 nm.
  • Die Isolationsschicht 116 wird dann, wie in Fig. 11 gezeigt, zur Bildung eines ersten Abstandshalters 116a anisotrop trocken geätzt. Die Siliziumnitrid-Schicht 110a unter der Isolationsschicht 116 wird in diesem Bereich ebenfalls geätzt, so dass ein vorgegebener Bereich des Halbleitersubstrat 100 freigelegt wird.
  • In das Halbleitersubstrat 100 mit dem darauf gebildeten ersten Abstandshalter 116a werden dann, wie in Fig. 12 gezeigt, Störstellenionen implantiert, um einen ersten tiefen Source/Drain-Bereich 118 zu erzeugen. Dieser wird mit Störstellen eines Typs ionenimplantiert, die demjenigen für die Dotierung des Halbleitersubstrats 100 entgegengesetzt sind. Wenn beispielsweise das Halbleitersubstrat 100 mit n-leitenden Störstellen dotiert wird, wird der erste tiefe Source/Drain-Bereich 118 mit p-leitenden Störstellen ionenimplantiert, wie Bor (B) und/oder Borfluorid (BF2). Umgekehrt wird der erste tiefe Source/Drain-Bereich 118 mit nleitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert, wenn das Halbleitersubstrat 100 mit p-leitenden Störstellen dotiert wird. Vorzugsweise ist die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich 118 höher als die Störstellenkonzentration im Source/Drain-Ausdehnungsbereich 106. In einem Ausführungsbeispiel liegt die Störstellenkonzentration des ersten tiefen Source-/Drain- Bereiches 118 zwischen 3 × 1015 cm-2 und 7 × 1015 cm-2.
  • Wie aus Fig. 12 zu erkennen, werden der erste Abstandshalter 116a und der erste tiefe Source-/Drain-Bereich 118 nacheinander gebildet. Optional können, wie in Fig. 13 dargestellt, außerdem ein zweiter Abstandshalter 120 und ein zweiter tiefer Source-/Drain-Bereich 122 gebildet werden. Dazu wird eine Isolationsschicht zur Abstandshalterbildung auf das Halbleitersubstrat 100 aufgebracht und dann anisotrop trocken geätzt, um den zweiten Abstandshalter 120 zu erzeugen, wonach das Halbleitersubstrat 100 ionenimplantiert wird, um den zweiten tiefen Source-/Drain-Bereich 122 zu bilden. Vorzugsweise ist die Störstellenkonzentration im zweiten tiefen Source-/Drain-Bereich 122 höher als die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich 118. Der Vorgang zur Bildung von Abstandshaltern und tiefen Source-/Drain- Bereichen kann einmal, wie beschrieben, oder mehrmals ausgeführt werden, so dass in letzterem Fall zwei Abstandshalter oder mehr und zwei oder mehr tiefe Source-/Drain-Bereiche in nicht näher gezeigter Weise gebildet werden können.
  • In den Fig. 14 bis 17 ist ein zweites erfindungsgemäßes Verfahren zur Herstellung eines erfindungsgemäßen Halbleiterbauelements veranschaulicht. Dabei werden in diesem Fall zunächst die gleichen Schritte wie im ersten Ausführungsbeispiel gemäß den Fig. 2 bis 9 durchgeführt, worauf verwiesen werden kann und an dieser Stelle nur kurz eingegangen wird. Zuerst wird auf dem Halbleitersubstrat 100 ein aktiver Bereich definiert, und zur elektrischen Isolierung des aktiven Bereichs wird eine nicht gezeigte Feldoxidschicht aufgebracht. Dann werden die Gate- Oxidschicht 102 und das erste Gate-Material 104 auf dem Halbleitersubstrat 100 gebildet und zur Erzeugung der Gate-Elektrode 104a strukturiert. Anschließend werden in das Halbleitersubstrat 100 Störstellenionen zur Bildung des Source/Drain-Ausdehnungsbereichs 106 implantiert. Dann wird im Halbleitersubstrat 100 der Halo-Ionenimplantationsbereich 108 unter Verwendung eines Halo-Ionenimplantationsverfahrens mit hohem Winkel erzeugt. Als nächstes werden die Siliziumnitrid-Schicht 110 und die Oxidschicht 112 auf das Halbleitersubstrat 100 aufgebracht, und das Halbleitersubstrat 100 wird durch chemisch-mechanisches Polieren planarisiert, so dass die Oberseite der ersten Gate-Elektrode 104a freigelegt wird. Daraufhin wird das zweite Gate-Material auf der ersten Gate-Elektrode 104b unter Verwendung eines selektiven epitaktischen Wachstumsverfahrens aufgebracht, um die zweite Gate-Elektrode 114 zu bilden. Als nächstes wird die Oxidschicht 112a unter Verwendung der zweiten Gate-Elektrode 114 als Ätzmaske geätzt, so dass nur noch die restliche Oxidschicht 112b unter der zweiten Gate-Elektrode 114 verbleibt.
  • Im Verfahrensstadium der Fig. 14 werden dann Störstellenionen in das Halbleitersubstrat 100 mit der verbliebenen Oxidschicht 112b implantiert, um einen ersten tiefen Source-/Drain-Bereich 118 zu erzeugen. Dieser wird mit Störstellen eines Typs ionenimplantiert, der demjenigen für die Dotierung des Halbleitersubstrat 100 entgegengesetzt ist. Wenn beispielsweise das Halbleitersubstrat 100 mit n-leitenden Störstellen dotiert wird, wird der erste tiefe Source-/Drain-Bereich 118 mit p-leitenden Störstellen wie Bor (B) und/oder Borfluorid (BF2) ionenimplantiert. Wenn umgekehrt das Halbleitersubstrat 100 mit p-leitenden Störstellen dotiert wird, wird der erste tiefe Source-/Drain-Bereich 118 mit n-leitenden Störstellen wie Arsen (As) und/oder Phosphor (P) ionenimplantiert. Vorzugsweise ist die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich 118 höher als die Störstellenkonzentration im Source/Drain-Ausdehnungsbereich 106. In einem Ausführungsbeispiel liegt die Störstellenkonzentration des ersten tiefen Source-/Drain-Bereichs 118 zwischen 3 × 1015 cm-2 Und 7 × 1015 cm-2.
  • Dann wird, wie in Fig. 15 gezeigt, eine Isolationsschicht 116 zur Abstandshalterbildung auf das Halbleitersubstrat 100 mit dem ersten tiefen Source-/Drain-Bereich 118 aufgebracht. Die Isolationsschicht 116 besteht aus einem Hochtemperaturoxid (HTO), Mitteltemperaturoxid (MTO) oder Niedertemperaturoxid (LTO). Vorzugsweise wird die Isolationsschicht 116 in einer Dicke zwischen 30 nm und 250 nm gebildet.
  • Die Isolationsschicht 116 wird, wie in Fig. 16 gezeigt, anisotrop trocken geätzt, um einen ersten Abstandshalter 116a zu erzeugen. Die unter der Isolationsschicht 116 liegende Siliziumnitrid-Schicht 110a wird ebenfalls im entsprechenden Bereich geätzt, so dass ein vorgegebener Bereich des Halbleitersubstrats 100 freigelegt wird.
  • Somit werden gemäß Fig. 16 ein erster Abstandshalter 116a und ein erster tiefer Source-/Drain-Bereich 118 gebildet. Optional können des weiteren, wie in Fig. 17 dargestellt, ein zweiter Abstandshalter 120 und ein zweiter tiefer Source-/Drain-Bereich 122 erzeugt werden. Dazu werden in das Halbleitersubstrat 100 Störstellenionen zur Bildung des zweiten tiefen Source-/Drain-Bereichs 122 implantiert, anschließend wird auf das Halbleitersubstrat 100 die Isolationsschicht zur Abstandshalterbildung aufgebracht, und dann wird die Isolationsschicht anisotrop trocken geätzt, um den zweiten Abstandshalter 120 zu erzeugen. Vorzugsweise ist die Störstellenkonzentration im zweiten tiefen Source-/Drain-Bereich 122 höher als die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich 118. Bei Bedarf kann der Prozess zur Abstandshalterbildung und zur Bildung eines tiefen Source-/Drain-Bereichs beliebig oft wiederholt werden, so dass auch mehr als die gezeigten zwei Abstandshalter und mehr als die gezeigten zwei tiefen Source-/Drain-Bereiche in nicht näher gezeigter Weise gebildet werden können.
  • Wie die oben beschriebenen Ausführungsbeispiele deutlich machen, besitzt die Halbleiterbauelementstruktur gemäß der Erfindung Gate- Elektroden mit T-förmiger Struktur, bestehend aus dem ersten Gate- Elektrodenteil und dem zweiten Gate-Elektrodenteil. Die Breite des unteren Gate-Elektrodenteils ist dabei relativ klein, während die Breite des oberen Gate-Elektrodenteils größer ist, so dass ein breites Silicid gebildet und dementsprechend der Widerstand verringert werden kann. Dadurch können auch die Gate-Kapazität und die Überlapp-Kapazität zwischen dem Gate- und dem Source/Drain-Ausdehnungsbereich reduziert werden.
  • Während bei den eingangs erwähnten, herkömmlichen Halbleiterbauelementen mit höherem Integrationsgrad aufgrund der Beschränkungen des Abstands zwischen benachbarten Gate-Elektroden eine Halo- Ionenimplantation bei höheren als einem gewissen, relativ kleinen Winkel nicht mehr möglich ist, so dass die Vorteile einer Ionenimplantation unter hohem Winkel nicht mehr genutzt werden können, wird bei der Erfindung der erste, untere Gate-Elektrodenteil mit geringerer Höhe ausgebildet, dann wird die Halo-Ionenimplantation unter hohem Winkel ausgeführt, und dann wird erst der zweite, obere Gate-Elektrodenteil ausgebildet, so dass die Halo-Ionenimplantation unter hohem Winkel möglich ist, ohne den Abstand zwischen benachbarten Gate-Elektroden zu erhöhen.
  • Beim erfindungsgemäßen Verfahren zur Herstellung eines Halbleiterbauelements werden Störstellenionen selektiv in die Seiten des Source/Drain-Ausdehnungsbereichs implantiert, um einen Halo-Ionenimplantationsbereich zu erzeugen, so dass Kurzkanaleffekte effektiv unterdrückt werden. Der Halo-Ionenimplantationsbereich wird mit niedriger Störstellenkonzentration gebildet, was einen Volumeneffekt verringert, den Ein-Strom erhöht und den Aus-Strom reduziert. Außerdem wird die Übergangskapazität reduziert.

Claims (37)

1. Halbleiterbauelement mit
einem ersten ionenimplantierten Bereich (118), der in einem Halbleitersubstrat (100) gebildet ist,
einem zweiten ionenimplantierten Bereich (106), der an den Seiten des ersten ionenimplantierten Bereichs gebildet ist,
einem Halo-Ionenimplantationsbereich (108), der dem zweiten ionenimplantierten Bereich auf der dem ersten ionenimplantierten Bereich entgegengesetzten Seite benachbart ist,
einer Gate-Oxidschicht (102) auf dem Halbleitersubstrat und einer Gate-Elektrode (104b, 114) auf der Gate-Oxidschicht, dadurch gekennzeichnet, dass
die Gate-Elektrode einen ersten und einen zweiten Gate- Elektrodenteil (104b, 114) beinhaltet, von denen der erste Gate- Elektrodenteil (104b) auf der Gate-Oxidschicht (102) gebildet ist,
entlang von Seitenwänden der Gate-Oxidschicht und des ersten Gate-Elektrodenteils und auf einem angrenzenden Bereich des Halbleitersubstrats eine Siliziumnitrid-Schicht (110b) gebildet ist,
benachbart zur Siliziumnitrid-Schicht auf der dem ersten Gate- Elektrodenteil gegenüberliegenden Seite eine Oxidschicht (112b) gebildet ist,
der zweite Gate-Elektrodenteil (114) auf dem ersten Gate- Elektrodenteil, der Siliziumnitrid-Schicht und der Oxidschicht gebildet ist und
an Seitenwänden des zweiten Gate-Elektrodenteils und der Oxidschicht ein erster Abstandshalter (116a) gebildet ist.
2. Halbleiterbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die aus dem ersten und dem zweiten Gate- Elektrodenteil bestehende Gate-Elektrode eine T-förmige Struktur aufweist, bei der die Breite des zweiten Gate-Elektrodenteils größer als diejenige des ersten Gate-Elektrodenteils ist.
3. Halbleiterbauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Siliziumnitrid-Schicht, die an den Seiten des ersten Gate-Elektrodenteils gebildet ist, einen L-förmigen oder einen spiegelbildlich L-förmigen Querschnitt aufweist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Gate-Oxidschicht auf dem Halbleitersubstrat in lateraler Richtung zwischen zwei benachbarten zweiten ionenimplantierten Bereichen gebildet ist.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der erste ionenimplantierte Bereich in einem Bereich des Halbleitersubstrats gebildet ist, der breiter als der Abstand zwischen sich gegenüberliegenden Teilen des ersten Abstandshalters ist.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die Störstellen im Halo-Ionenimplantationsbereich von einem Leitfähigkeitstyp sind, der demjenigen der Störstellen im ersten und zweiten ionenimplantierten Bereich entgegengesetzt ist.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im ersten ionenimplantierten Bereich höher als diejenige im zweiten ionenimplantierten Bereich ist.
8. Halbleiterbauelement nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im ersten ionenimplantierten Bereich zwischen 3 × 1015 cm-2 und 7 × 1015 cm-2 und die Störstellenkonzentration im zweiten ionenimplantierten Bereich zwischen 1 × 1014 cm-2 Und 2 × 1015 cm-2 liegt.
9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im Halo-Ionenimplantationsbereich zwischen 1 × 1013 cm-2 und 5 × 1014 cm-2 liegt.
10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass der erste Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) besteht.
11. Halbleiterbauelement nach einem der Ansprüche 1 bis 10, weiter dadurch gekennzeichnet, dass die Höhe des ersten Gate- Elektrodenteils zwischen 50 nm und 100 nm beträgt.
12. Halbleiterbauelement nach einem der Ansprüche 1 bis 11, weiter dadurch gekennzeichnet, dass der zweite Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) besteht.
13. Halbleiterbauelement nach einem der Ansprüche 1 bis 12, weiter dadurch gekennzeichnet, dass die Höhe des zweiten Gate- Elektrodenteils zwischen 30 nm und 150 nm beträgt.
14. Halbleiterbauelement nach einem der Ansprüche 1 bis 13, weiter dadurch gekennzeichnet, dass die Dicke der Siliziumnitrid-Schicht zwischen 3 nm und 20 nm beträgt.
15. Halbleiterbauelement nach einem der Ansprüche 1 bis 14, weiter gekennzeichnet durch einen dritten ionenimplantierten Bereich (122) im Halbleitersubstrat zwischen gegenüberliegenden Teilen des ersten Abstandshalters und einen zweiten Abstandshalter (120) an den Seiten des ersten Abstandshalters.
16. Verfahren zur Herstellung eines Halbleiterbauelements, gekennzeichnet durch folgende Schritte:
- Bilden einer Gate-Oxidschicht (102) und eines ersten Gate- Elektrodenteils (104b) auf einem Halbleitersubstrat (100),
- Bilden eines Source/Drain-Ausdehnungsbereichs (106) durch Implantieren von Störstellenionen in das Halbleitersubstrat,
- Bilden eines Halo-Ionenimplantationsbereichs (108) an den Seiten des Source/Drain-Ausdehnungsbereichs durch Implantieren von Störstellenionen unter einem vorgegebenen Winkel zur Normalenrichtung des Halbleitersubstrats unter Verwendung eines Halo- Ionenimplantationsverfahrens mit hohem Winkel,
- Bilden einer Siliziumnitrid-Schicht (110) auf dem Halbleitersubstrat mit dem Halo-Ionenimplantationsbereich,
- Bilden einer Oxidschicht (112) auf dem Halbleitersubstrat mit der Siliziumnitrid-Schicht,
- Planarisieren des Halbleitersubstrats mit der Oxidschicht durch chemisch-mechanisches Polieren, wobei der erste Gate- Elektrodenteil freigelegt wird,
- Bilden eines zweiten Gate-Elektrodenteils (114) auf dem ersten Gate-Elektrodenteil unter Verwendung eines selektiven epitaxialen Wachstumsverfahrens,
- Ätzen der Oxidschicht zur Freilegung der Siliziumnitrid-Schicht unter Verwendung des zweiten Gate-Elektrodenteils als Ätzmaske,
- Aufbringen einer Isolationsschicht (116) zur Abstandshalterbildung auf das Halbleitersubstrat und Erzeugen eines ersten Abstandshalters (116a) durch anisotropes trockenes Ätzen und
- Bilden eines ersten tiefen Source-/Drain-Bereichs (118) durch Implantieren von Störstellenionen in das Halbleitersubstrat.
17. Verfahren nach Anspruch 16, weiter dadurch gekennzeichnet, dass der Schritt zur Erzeugung des ersten Abstandshalters vor dem Schritt zur Bildung des ersten tiefen Source-/Drain-Bereichs und nach dem Schritt des Ätzens der Oxidschicht durchgeführt wird.
18. Verfahren nach Anspruch 16 oder 17, weiter gekennzeichnet durch folgende Schritte nach dem Schritt zur Bildung des ersten tiefen Source-/Drain-Bereichs:
- Aufbringen einer Isolationsschicht zur Abstandshalterbildung auf das Halbleitersubstrat und Erzeugen eines zweiten Abstandshalters (120) durch anisotropes trockenes Ätzen und
- Bilden eines zweiten tiefen Source-/Drain-Bereichs (122) durch Implantieren von Störstellenionen in das Halbleitersubstrat.
19. Verfahren nach Anspruch 18, weiter dadurch gekennzeichnet, dass der Schritt zur Bildung eines Abstandshalters und der Schritt zum Implantieren von Störstellenionen zwecks Erzeugung eines tiefen Source-/Drain-Bereichs einmal oder mehrmals wiederholt werden.
20. Verfahren nach Anspruch 18 oder 19, weiter dadurch gekennzeichnet, dass der Schritt zum Bilden des ersten tiefen Source-/Drain-Bereichs vor dem Schritt zum Bilden des zweiten Abstandshalters und nach dem Schritt des Ätzens der Oxidschicht durchgeführt wird.
21. Verfahren nach Anspruch 20, weiter gekennzeichnet durch das Bilden einer weiteren Isolationsschicht zur Abstandshalterbildung auf dem Halbleitersubstrat und Erzeugen eines weiteren Abstandshalters durch anisotropes trockenes Ätzen nach dem Schritt zur Bildung des zweiten Abstandshalters und dem Schritt zur Bildung des zweiten tiefen Source-/Drain-Bereichs.
22. Verfahren nach Anspruch 21, weiter dadurch gekennzeichnet, dass die Schritte zum Implantieren von Störstellenionen und zum Bilden eines Abstandshalters einmal oder mehrmals wiederholt werden.
23. Verfahren nach einem der Ansprüche 16 bis 22, weiter gekennzeichnet durch folgende Schritte vor dem Schritt zum Bilden der Gate-Oxidschicht und des ersten Gate-Elektrodenteils:
- Bilden eines Bauelementisolationsbereichs auf dem Halbleitersubstrat und
- Implantieren von Störstellenionen in das Halbleitersubstrat zur Steuerung einer Schwellenspannung.
24. Verfahren nach einem der Ansprüche 16 bis 23, weiter dadurch gekennzeichnet, dass der Winkel zwischen der Normalenrichtung des Halbleitersubstrats und der Implantationsrichtung der Störstellenionen während der Halo-Ionenimplantation im Bereich zwischen 30° und 80° gewählt wird.
25. Verfahren nach einem der Ansprüche 16 bis 24, weiter dadurch gekennzeichnet, dass die Höhe des ersten Gate-Elektrodenteils derart gewählt wird, dass der maximale Winkel zwischen der Normalenrichtung des Halbleitersubstrats und der Implantationsrichtung der Störstellenionen während der Halo-Implantation zwischen 30° und 80° liegt.
26. Verfahren nach einem der Ansprüche 16 bis 25, weiter dadurch gekennzeichnet, dass die Höhe des ersten Gate-Elektrodenteils im Bereich zwischen 50 nm und 150 nm gewählt wird.
27. Verfahren nach einem der Ansprüche 16 bis 26, weiter dadurch gekennzeichnet, dass der erste Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) gebildet wird.
28. Verfahren nach einem der Ansprüche 16 bis 27, weiter dadurch gekennzeichnet, dass die Störstellen im Halo-Ionenimplantationsbereich einen Leitfähigkeitstyp aufweisen, der demjenigen der Störstellen im Source-/Drain-Ausdehnungsbereich entgegengesetzt ist.
29. Verfahren nach einem der Ansprüche 16 bis 28, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich höher als diejenige im Source-/Drain- Ausdehnungsbereich ist.
30. Verfahren nach einem der Ansprüche 16 bis 29, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im Source-/Drain-Ausdehnungsbereich zwischen 1 × 1014 cm-2 Und 2 × 1015 cm-2 liegt.
31. Verfahren nach einem der Ansprüche 16 bis 30, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im Halo- Ionenimplantationsbereich zwischen 1 × 1013 cm-2 und 5 × 1 × 1014 cm-2 liegt.
32. Verfahren nach einem der Ansprüche 16 bis 31, weiter dadurch gekennzeichnet, dass die Störstellenkonzentration im ersten tiefen Source-/Drain-Bereich zwischen 3 × 1015 cm-2 und 7 × 1015 cm-2 liegt.
33. Verfahren nach einem der Ansprüche 16 bis 32, weiter dadurch gekennzeichnet, dass die Höhe des zweiten Gate-Elektrodenteils im Bereich zwischen 30 nm und 150 nm liegt.
34. Verfahren nach einem der Ansprüche 16 bis 33, weiter dadurch gekennzeichnet, dass der zweite Gate-Elektrodenteil aus polykristallinem Silizium und/oder Silizium-Germanium (SiGe) gebildet wird.
35. Verfahren nach einem der Ansprüche 16 bis 34, weiter dadurch gekennzeichnet, dass die Siliziumnitridschicht in einer Dicke zwischen 3 nm und 20 nm gebildet wird.
36. Verfahren nach einem der Ansprüche 16 bis 35, weiter dadurch gekennzeichnet, dass die Oxidschicht aus einem Hochtemperaturoxid (HTO), einem Mitteltemperaturoxid (MTO) oder einem Niedertemperaturoxid (LTO) mit einer hohen Ätzselektivität gegenüber der Siliziumnitridschicht gebildet wird.
37. Verfahren nach einem der Ansprüche 16 bis 36, weiter dadurch gekennzeichnet, dass der erste und der zweite Gate- Elektrodenteil eine Gate-Elektrode mit T-förmiger Struktur bilden, bei der die Breite des zweiten Gate-Elektrodenteils größer als die Breite des ersten Gate-Elektrodenteils ist.
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