CN1405894A - 半导体器件的结构及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件结构及其制造方法。该半导体器件结构包括门电极和晕环离子注入区，其中，门电极具有T型结构，由具有低门阻抗和低寄生电容的第一和第二门电极组成，并且在晕环离子注入区中可以有效抑制短通道效应。制造该设备的方法能够执行大角度离子注入，而无需扩大门间距。

Description

半导体器件的结构及其制造方法
                         技术领域
本发明涉及一种半导体器件结构及其制造方法，特别涉及一种包括门电极和晕环离子注入区的半导体器件的结构及其制造方法，其中，门电极具有T型结构，由具有低门阻抗和低寄生电容的第一和第二门电极组成，并且在晕环离子注入区中可以有效抑制短通道效应，并且该方法能够执行大角度离子注入，而无需扩大门间距。
                         背景技术
在采用MOS晶体管的半导体器件中，门电极的临界尺寸(criticaldimension，CD)对MOS晶体管的属性具有很多影响。随着半导体器件变得高度集成化，门电极的CD变得更小。结果，使用一种形成浅结的方法来改善由于MOS晶体管的缩小而造成的短通道效应。然而，这在降低源/漏扩展区阻抗方面存在限制。作为对此的一种替换，已提出晕环离子注入。然而，随着门电极的CD变得更小，晕环离子注入浓度变得更高，导致增大结电容和结漏电流，并且减小开电流。已提出大角度离子注入来解决这些问题。
大角度离子注入是一种在离子注入期间通过使用大角度来选择性将杂质离子注入源/漏扩展区的侧面以形成晕环离子注入区的方法，并且即使将低浓度的杂质离子注入源/漏扩展区的侧面，也有效地防止短通道效应。当降低晕环离子注入区中的杂质浓度时，将减小体效应，从而增大开电流并且减小关电流。而且，大角度晕环离子注入导致减小结电容，并且减小门长变化。然而，随着半导体器件变得高度集成化，由于门间距的限制，大于预定角度的晕环离子注入是不可能的，因此不能实现大角度晕环离子注入的优点。也就是，如前所述，大角度晕环离子注入基本上用于制造高性能晶体管。然而，由于相邻门电极，在离子注入期间产生阴影效应，并且因此不能执行大角度晕环离子注入。为了解决这一问题，需要扩大门电极间的间距或减小门电极的高度。然而扩大门电极间的间距将会导致芯片尺寸的增大，并且有悖于高度集成。而且，减小门电极的高度不能提供减小阻抗所需的形成硅酸盐的足够高度余地，增大门上的硅酸盐可能侵袭门氧化物层或活动区的可能性，并且因此不能获得随后化学机械抛光(chemical mechanical polishing，CMP)过程的足够门电极高度。
图1是示出门电极高度和门间距对离子注入角度的影响的剖面图。
参照图1，当门电极间的间距为a，门电极的高度为b，并且半导体衬底10平面法向与杂质离子路径的夹角为θ时，需要足够的a∶b比率来采用大角度离子注入。为了实现这一点，需要足够地扩大门电极间的间距a或者足够地减小门电极的高度b。然而减小门高b将导致不能提供减小阻抗所需的形成硅酸盐的足够高度余地，并且门氧化物层12或活动区可能受到门上硅化物的侵袭，并且不能获得随后CMP过程的足够门电极高度。扩大门电极间的间距a导致丧失设计规则，并且因此芯片的尺寸变大。这有悖于半导体制造过程中的高度集成。
                         发明内容
为解决上述问题，本发明的第一目的是提供一种包括门电极和晕环离子注入区的半导体器件的结构，其中，门电极具有T型结构，由具有低门阻抗和低寄生电容的第一和第二门电极组成，并且在晕环离子注入区中可以有效抑制短通道效应。
本发明的第二目的是提供一种制造该器件的方法，其中，该方法能够执行大角度离子注入，而无需扩大门间距。
根据本发明，提供一种半导体器件。该半导体器件，包括：第一离子注入区，在半导体衬底中形成；第二离子注入区，在第一离子注入区的两侧形成；晕环离子注入区，与第二离子注入区相邻，并与第一离子注入区相对；门氧化物层，在半导体衬底上形成；第一门电极，在门氧化物层上形成；硅氮化物(Si3N4)层，在半导体衬底上并且沿着门氧化物层和第一门电极的侧壁形成；氧化物层，与硅氮化物(Si3N4)层相邻，与第一门电极相对；第二门电极，在第一门电极、硅氮化物(Si3N4)层和氧化物层上形成；和第一隔离层，在第二门电极和氧化物层的侧壁上形成。
在一个实施例中，由第一门电极和第二门电极组成的门电极具有第二门电极宽度大于第一门电极宽度的T型结构。
在第一门电极两侧形成的硅氮化物(Si3N4)层具有L型或反向L型横截面。
在一个实施例中，在第二离子注入区之间的半导体衬底上形成门氧化物层。
能够以比第一隔离层间的间距更宽的区域在半导体衬底上形成第一离子注入区。
晕环离子注入区中的杂质具有与第一和第二离子注入区中的杂质相反的导电性类型。
第一离子注入区中的杂质浓度高于第二离子注入区中的杂质浓度。
最好，第一离子注入区中的杂质浓度为3×1015～7×1015cm-2，并且第二离子注入区中的杂质浓度为1×1014～2×1015cm-2。
最好，晕环离子注入区中的杂质浓度为1×1013～5×1014cm-2。
最好，第一门电极由多晶硅或硅锗(SiGe)形成。
最好，第一门电极的高度为500-100。
最好，第二门电极由多晶硅或硅锗(SiGe)形成。
最好，第二门电极的高度为300-1500。
最好，硅氮化物(Si3N4)层的厚度形成为30-200。
该结构可以进一步包括在第一隔离层间的半导体衬底中形成的第三离子注入区和在第一隔离层侧面形成的第二隔离层。
根据本发明，还提供一种用于制造半导体器件的方法。根据该方法，在半导体衬底上形成门氧化物层和第一门电极。通过将杂质离子注入到半导体衬底中来形成源/漏扩展区。通过使用大角度离子注入法，以与半导体衬底法向之间的预定角度注入杂质离子，在源/漏扩展区的两侧形成晕环离子注入区。在其上形成晕环离子注入区的半导体衬底上形成硅氮化物(Si3N4)层。在其上形成硅氮化物(Si3N4)层的半导体衬底上形成氧化物层。通过化学机械抛光，对在其上形成氧化物层的半导体衬底进行平面化，以暴露第一门电极。使用选择性外延生长法在第一门电极上形成第二门电极。使用第二门电极作为蚀刻掩膜，对氧化物层进行内蚀刻，以暴露硅氮化物(Si3N4)层。在半导体衬底上淀积用于形成隔离层的绝缘层，并且通过各向异性干蚀刻技术形成第一隔离层。通过将杂质离子注入到半导体衬底中形成第一深源/漏区。
在一个实施例中，在形成第一深源/漏区的步骤之前，并且在对氧化物层进行内蚀刻的步骤之后，执行形成第一隔离层的步骤。在形成第一深源/漏区的步骤之后，在半导体衬底上淀积用于形成隔离层的绝缘层，并且通过各向异性干蚀刻技术形成第二隔离层，并且通过将杂质离子注入到半导体衬底中形成第二深源/漏区。形成第二隔离层的步骤和注入杂质离子的步骤重复两次或更多次。
在形成第二隔离层的步骤之前，并且在对氧化物层进行内蚀刻的步骤之后，执行形成第一深源/漏区的步骤。在形成第二隔离层的步骤之后，通过将杂质离子注入到半导体衬底中形成第二深源/漏区，并且在半导体衬底上淀积用于形成隔离层的绝缘层并且通过各向异性干蚀刻技术形成第二隔离层。注入杂质离子的步骤和形成第二隔离层的步骤重复两次或更多次。
在形成门氧化物层和第一门电极的步骤之前，在半导体衬底上形成器件隔离区，并且将杂质离子注入到半导体衬底中，以控制阀值电压。
最好，半导体衬底法向与杂质离子的注入方向的夹角为30-80°。
在一个实施例中，控制第一门电极的高度，从而半导体衬底法向与杂质离子的注入方向的最大夹角为30-80°。最好，第一门电极的高度为500-1500。
最好，第一门电极由多晶硅或硅锗(SiGe)形成。
晕环离子注入区中的杂质具有与源/漏扩展区中的杂质相反的类型。
第一深源/漏区中的杂质浓度高于源/漏扩展区中的杂质浓度。
最好，源/漏扩展区中的杂质浓度为1×1014～2×1015cm-2。
最好，晕环离子注入区中的杂质浓度为1×1013～5×1014cm-2。
最好，第一深源/漏区中的杂质浓度为3×1015～7×1015cm-2。
最好，第二门电极的高度为300-1500。
最好，第二门电极由多晶硅或硅锗(SiGe)形成。
最好，硅氮化物(Si3N4)层的厚度形成为30-200。
最好，氧化物层由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成，对于硅氮化物(Si3N4)层具有高蚀刻选择性。
由第一门电极和第二门电极组成的门电极具有第二门电极宽度大于第一门电极宽度的T型结构。
                         附图说明
通过参照附图对本发明的一个优选实施例进行更具体的描述，本发明的前述和其它目的、特性和优点将会变得更加清楚，其中，不同图中的相同参考符号表示相同的部件。这些附图并不一定按照比例绘制，而只是为了强调说明本发明的原理。
图1是示出门电极高度和门间距对离子注入角度的影响的剖面图；
图2到13是示出根据本发明第一实施例的用于制造半导体器件的方法的剖面图；
图14到17是示出根据本发明第二实施例的用于制造半导体器件的方法的剖面图。
                       具体实施方式
下面将参照附图对本发明进行更全面的描述，其中附图示出本发明的优选实施例，为清晰起见，对元素形式进行了放大。
图12和16是示出根据本发明实施例的半导体器件结构的剖面图。
参照图12和16，在半导体衬底100中形成第一离子注入区118，即深源/漏区。以比第一隔离层116a间的间距更宽的区域在半导体衬底100中形成第一离子注入区118。在第一离子注入区118的两侧形成第二离子注入区106，即源/漏扩展区106。最好，第二离子注入区106中的杂质浓度低于第一离子注入区118中的杂质浓度。在一个实施例中，第一离子注入区118中的杂质浓度为3×1015～7×1015cm-2，并且第二离子注入区106中的杂质浓度为1×1014～2×1015cm-2。而且晕环离子注入区108与第二离子注入区106相邻，位于第一离子注入区118的对面。注入到晕环离子注入区108中的杂质具有与第一和第二离子注入区118和106中的杂质相反的类型。例如，在注入到第一和第二离子注入区118和106中的杂质为P类型杂质，如硼(B)和/或铟(In)的情况下，注入到晕环离子注入区108中的杂质为N类型杂质，如砷(As)和/或磷(P)。相反，在注入到第一和第二离子注入区118和106中的杂质为N类型杂质，如砷(As)和/或磷(P)的情况下，注入到晕环离子注入区108中的杂质为P类型杂质，如硼(B)和/或铟(In)。最好，晕环离子注入区108具有低浓度的杂质。在一个实施例中，晕环离子注入区108中的杂质浓度为1×1013～5×1014cm-2。在源/漏扩展区106的侧面形成晕环离子注入区108，从而甚至使用低浓度杂质，也能有效地抑制短通道效应，降低体效应，增大开电流和减小关电流。还可以减小结电容。
在半导体衬底100上形成门氧化物层102。也就是，在源/漏扩展区106间的半导体衬底100上形成门氧化物层102。在门氧化物层102上形成第一门电极104b。最好，第一门电极104b由多晶硅或硅锗(SiGe)形成。在一个实施例中，第一门电极104b的高度形成为500-100。在半导体衬底100上并且沿着门氧化物层102和第一门电极104b的侧壁形成硅氮化物(Si3N4)层110b。在第一门电极104b两侧形成的硅氮化物(Si3N4)层110b具有L型或反向L型横截面。最好，硅氮化物(Si3N4)层110b的厚度形成为30-200。而且，氧化物层112b与硅氮化物(Si3N4)层110b相邻，位于第一门电极104b的对面。氧化物层112b由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成。在第一门电极104b、硅氮化物(Si3N4)层110b和氧化物层112b上形成第二门电极114。最好，第二门电极114由多晶硅或硅锗(SiGe)形成。在一个实施例中，最好，第二门电极的高度形成为300-1500。在第二门电极114和氧化物层112b的侧壁上形成第一隔离层116a。也就是，第一隔离层116a与第二门电极114和氧化物层112b相邻，并且在半导体衬底100表面的硅氮化物(Si3N4)层110b上形成。第一隔离层116a由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成。
在根据本发明实施例的半导体器件中，门电极具有由第一门电极104b和第二门电极114组成的T型结构。在T型门结构中，减小低门(第一门电极104b)的宽度，并且增大高门(第二门电极114)的宽度，从而形成宽阔的硅化物区域并且减小阻抗。结果，可以减小门电容，并且可以减小门和源/漏扩展区之间的叠加电容。
图13和17是其中在图12和16所示的半导体器件上进一步形成第三离子注入区和第二隔离层的结构的剖面图。
参照图13和17，在半导体衬底100中形成第三离子注入区122，即第二深源/漏区。以比第二隔离层120(后面将要描述)间的间距更宽的区域在半导体衬底100中形成第三离子注入区122。在第三离子注入区122的两侧形成第一离子注入区118。最好，第一离子注入区118中的杂质浓度低于第三离子注入区122中的杂质浓度。而且，第二离子注入区106与第一离子注入区118相邻，位于第三离子注入区122的对面。最好，第二离子注入区106中的杂质浓度低于第一离子注入区118中的杂质浓度。而且，晕环离子注入区108与第二离子注入区106相邻，位于第一离子注入区118的对面。注入到晕环离子注入区108中的杂质具有与第一、第二和第三离子注入区118、106和122中的杂质相反的类型。例如，在注入到第一、第二和第三离子注入区118、106和122中的杂质为P类型杂质，如硼(B)和/或铟(In)的情况下，注入到晕环离子注入区108中的杂质为N类型杂质，如砷(As)和/或磷(P)。相反，在注入到第一、第二和第三离子注入区118、106和122中的杂质为N类型杂质，如砷(As)和/或磷(P)的情况下，注入到晕环离子注入区108中的杂质为P类型杂质，如硼(B)和/或铟(In)。在源/漏扩展区106的侧面形成晕环离子注入区108，从而甚至使用低浓度杂质，也能有效地抑制短通道效应，降低体效应，增大开电流和减小关电流。结果，可以减小结电容。在这些门电极的侧壁上进一步形成第二隔离层120；否则，半导体衬底100上的门结构与图13和16所示的T型门结构相同。
下面，将对根据本发明实施例的用于制造半导体设备的方法进行描述。
图2到13是示出根据本发明第一实施例的用于制造半导体器件的方法的剖面图。参照图2，在半导体衬底100上定义活动区，并且形成用于电学上隔离活动区的场氧化物层(未示出)。可以通过局部硅氧化(1ocal oxidation ofsilicon，LOCOS)过程或浅沟道隔离过程来形成场氧化物层。随后，在半导体衬底100上执行离子注入，以控制阀值电压。
下一步，在半导体衬底100上形成门氧化物层102。随后，在门氧化物层102上淀积第一门材料104。最好，第一门材料104为多晶硅或硅锗(SiGe)。如果第一门材料104太厚，则不能在随后的晕环离子注入过程中执行大角度离子注入。如果第一门材料104太薄，则不能提供减小阻抗所需的形成硅酸盐的足够高度余地，增大门上硅化物可能侵袭门氧化物层102或活动区的可能性，因此不能得到随后化学机械抛光(CMP)的足够厚度。因此，考虑到这些问题，需要适当地确定第一门材料104的淀积厚度。在一个实施例中，第一门材料104的厚度淀积为500-1500。
参照图3，铸造第一门材料104和门氧化物层102。铸造使用传统照相平版印刷过程，并且通过铸造形成第一门电极104a。
参照图4，通过将杂质离子注入到在其上形成第一门电极104a的半导体衬底100中，形成源/漏扩展区106。源/漏扩展区106用与半导体衬底100的掺杂相反的杂质类型进行离子注入。例如，在半导体衬底100用N-类型杂质进行掺杂的情况下，源/漏扩展区106用P-类型杂质如硼(B)和/或硼氟化物(BF2)进行离子注入。相反，在半导体衬底100用P-类型杂质进行掺杂的情况下，源/漏扩展区106用N类型杂质如砷(As)和/或磷(P)进行离子注入。在一个实施例中，源/漏扩展区106中的杂质浓度为1×1014～2×1015cm-2。
参照图5，通过使用大角度晕环离子注入法在其上形成源/漏扩展区106的半导体衬底100上形成晕环离子注入区108。在源/漏扩展区106的侧面形成晕环离子注入区108。在这种情况下，可以有效地抑制短信道效应，并且可以减小体效应，从而甚至用低浓度杂质，也增大开电流和减小关电流。而且，可以减小结电容，并且可以减小门长变化。最好，以半导体衬底100法向与杂质离子路径的夹角θ为30-80°这种方式，执行大角度晕环离子注入。晕环离子注入区108用与源/漏扩展区106的搀杂相反的杂质类型进行离子注入。例如，在源/漏扩展区106用N-类型杂质进行搀杂的情况下，晕环离子注入区108用P类型杂质，如硼(B)和/或铟(In)进行离子注入。相反，在源/漏扩展区106用P-类型杂质进行搀杂的情况下，晕环离子注入区108用N类型杂质如砷(As)和/或磷(P)进行离子注入。最好，晕环离子注入区108用低浓度的杂质进行离子注入。在晕环离子注入区108中的杂质浓度太高的情况下，会增大结电容和结漏电流，并且减小开电流。在一个实施例中，晕环离子注入区108的杂质浓度为1×1013～5×1014cm-2。
参照图6，在其上形成晕环离子注入区108的半导体衬底100上顺着步骤一致地形成硅氮化物(Si3N4)层110。在一个实施例中，硅氮化物(Si3N4)层110的厚度形成为30-200。
随后，在硅氮化物(Si3N4)层上形成对于硅氮化物(Si3N4)层具有高蚀刻选择性的氧化物层112。氧化物层112由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成。在一个实施例中，氧化物层112的厚度形成为500-2500。
参照图7，通过化学机械抛光(CMP)对在其上形成氧化物层112的半导体衬底100进行平面化，从而暴露第一门电极104a的顶部。通过CMP使第一门电极104a缩回预定厚度。在一个实施例中，缩回之后的第一门电极104b高度为500-1000。
参照图8，通过使用选择性外延生长法在第一门电极104b上生长第二门材料，以形成第二门电极114。最好，第二门材料由多晶硅或硅锗(SiGe)形成。在一个实施例中，第二门材料的厚度生长为300-1500。在第一门电极104b上形成第二门电极114，并且因此本发明的门电极具有由第一门电极104b和第二门电极114组成的T型结构。
参照图9，使用第二门电极114作为蚀刻掩膜，对氧化物层112a(图7和8)进行内蚀刻。也就是，对在其上形成第二门电极114的半导体衬底100整个表面进行干蚀刻，而不形成照片掩膜层。该蚀刻过程使氧化物层112b仅留在第二门电极114之下且与硅氮化物(Si3N4)层110a(图7和8)相邻。对于氧化物层112a具有蚀刻选择性的硅氮化物(Si3N4)层110a用作用于蚀刻的蚀刻中止层。
参照图10，在半导体衬底100上形成用于形成隔离层的绝缘层116。用于形成隔离层的绝缘层116由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成。在一个实施例中，用于形成隔离层的绝缘层116的厚度形成为300-2500。
参照图11，对用于形成隔离层的绝缘层116进行各向异性干蚀刻，以形成第一隔离层116a。还对在用于形成隔离层的绝缘层116之下形成的硅氮化物(Si3N4)层110a进行蚀刻，从而暴露半导体衬底100的预定区域。
参照图12，将杂质离子注入到在其上形成第一隔离层116a的半导体衬底100中，从而形成第一深源/漏区118。第一深源/漏区118用与半导体衬底100的搀杂相反的杂质类型进行离子注入。例如，在半导体衬底100用N-类型杂质进行搀杂的情况下，第一深源/漏区118用P-类型杂质如硼(B)和/或硼氟化物(BF2)进行离子注入。相反，在半导体衬底100用P-类型杂质进行掺杂的情况下，第一深源/漏区118用N类型杂质如砷(As)和/或磷(P)进行离子注入。最好，第一深源/漏区118中的杂质浓度高于源/漏扩展区106中的杂质浓度。在一个实施例中，第一深源/漏区118中的杂质浓度为3×1015～7×1015cm-2。
如图12所示，顺序形成第一隔离层116a和第一深源/漏区118。然而，如图13所示，可以进一步形成第二隔离层120和第二深源/漏区122。也就是，在半导体衬底100上形成用于形成隔离层的绝缘层之后，对用于形成隔离层的绝缘层进行各向异性干蚀刻，以形成第二隔离层120，并且对半导体衬底100进行离子注入，从而形成第二深源/漏区122。最好，第二深源/漏区122中的杂质浓度高于第一深源/漏区118的杂质浓度。形成隔离层和深源/漏区的过程重复两次或更多次，并且因此可以形成多个隔离层(未示出)和多个深源/漏区(未示出)。
图14到17是示出根据本发明第二实施例的用于制造半导体器件的方法的剖面图。
图2到9所示第一实施例的步骤与第二实施例的步骤相同。因此，在第一实施例中参照图2到9详细描述的步骤对于第二实施例将不作详细的描述，而只是作一下概述。首先，在半导体衬底100上定义活动区，并且形成用于电学上隔离活动区的场氧化物层(未示出)。下一步，在半导体衬底100上形成门氧化物层102和第一门材料104，然后进行铸造，以形成第一门电极104a。随后，将杂质离子注入到半导体衬底100中，以形成源/漏扩展区106。下一步，使用大角度晕环离子注入法在半导体衬底100上形成晕环离子注入区108。下一步，在半导体衬底100上形成硅氮化物(Si3N4)层110和氧化物层112，并且通过化学机械抛光(CMP)对半导体衬底100进行平面化，从而暴露第一门电极104a的顶部。下一步，使用选择性外延生长法在第一门电极104b上生长第二门材料，以形成第二门电极114。下一步，使用第二门电极114作为蚀刻掩膜，对氧化物层112a进行内蚀刻。
参照图14，将杂质离子注入到在其上对氧化物层112b进行内蚀刻的半导体衬底100中，从而形成第一深源/漏区118。第一深源/漏区118用与半导体衬底100的搀杂相反的杂质类型进行离子注入。例如，在半导体衬底100用N-类型杂质进行搀杂的情况下，第一深源/漏区118用P-类型杂质如硼(B)和/或硼氟化物(BF2)进行离子注入。相反，在半导体衬底100用P-类型杂质进行掺杂的情况下，第一深源/漏区118用N类型杂质如砷(As)和/或磷(P)进行离子注入。最好，第一深源/漏区118中的杂质浓度高于源/漏扩展区106中的杂质浓度。在一个实施例中，第一深源/漏区118中的杂质浓度为3×1015～7×1015cm-2。
参照图15，在其上形成第一深源/漏区118的半导体衬底100上形成用于形成隔离层的绝缘层116。用于形成隔离层的绝缘层116由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成。最好，用于形成隔离层的绝缘层116的厚度形成为300-2500。
参照图16，对用于形成隔离层的绝缘层116进行各向异性干蚀刻，以形成第一隔离层116a。还对在用于形成隔离层的绝缘层116之下形成的硅氮化物(Si3N4)层110a进行蚀刻，从而暴露半导体衬底100的预定区域。
如图16所示形成第一隔离层116a和第一深源/漏区118。然而，如图17所示，可以进一步形成第二隔离层120和第二深源/漏区122。也就是，将杂质离子注入到半导体衬底100中，以形成第二深源/损耗区122，然后在半导体衬底100上形成用于形成隔离层的绝缘层，然后对用于形成隔离层的绝缘层进行各向异性干蚀刻，以形成第二隔离层120。最好，第二深源/漏区122中的杂质浓度高于第一深源/漏区118的杂质浓度。而且，形成隔离层和深源/漏区的过程可以重复两次或更多次，并且因此可以形成多个隔离层(未示出)和多个深源/漏区(未示出)。
在本发明的半导体器件结构中，门电极具有由第一门电极和第二门电极组成的T型结构。因此，减小低门(第一门电极)的宽度，并且增大高门(第二门电极)的宽度，从而形成宽阔的硅化物并且减小阻抗。结果，还可以减小门电容，并且还可以减小门和源/漏扩展区之间的叠加电容。
在现有技术中，随着半导体器件变得高度集成化，由于门间距的限制，以大于预定角度的晕环离子注入是不可能的，因此不能利用大角度离子注入的优点。然而，在本发明中，第一门电极比现有技术形成得更低，然后执行大角度晕环离子注入，再然后形成第二门电极，从而允许大角度晕环离子注入，而无需扩大门间距。
而且，在本发明的用于制造半导体器件的方法中，将杂质离子选择性地注入到源/漏扩展区的侧面，以形成晕环离子注入区，从而有效地抑制短信道效应。用低浓度的杂质形成晕环离子注入区，从而降低体效应，增大开电流并且减小关电流。还减小结电容。
尽管本发明是参照其优选实施例来具体描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。

Claims (37)

1.一种半导体器件，包括：
第一离子注入区，在半导体衬底中形成；
第二离子注入区，在第一离子注入区的两侧形成；
晕环离子注入区，与第二离子注入区相邻，并与第一离子注入区相对；
门氧化物层，在半导体衬底上形成；
第一门电极，在门氧化物层上形成；
硅氮化物(Si3N4)层，在半导体衬底上并且沿着门氧化物层和第一门电极的侧壁形成；
氧化物层，与硅氮化物(Si3N4)层相邻，与第一门电极相对；
第二门电极，在第一门电极、硅氮化物(Si3N4)层和氧化物层上形成；和
第一隔离层，在第二门电极和氧化物层的侧壁上形成。
2.如权利要求1所述的半导体器件，其中，由第一门电极和第二门电极组成的门电极具有第二门电极宽度大于第一门电极宽度的T型结构。
3.如权利要求1所述的半导体器件，其中，在第一门电极两侧形成的硅氮化物(Si3N4)层具有L型和反向L型横截面之一。
4.如权利要求1所述的半导体器件，其中，在第二离子注入区之间的半导体衬底上形成门氧化物层。
5.如权利要求1所述的半导体器件，其中，以比第一隔离层间的间距更宽的区域在半导体衬底上形成第一离子注入区。
6.如权利要求1所述的半导体器件，其中，晕环离子注入区中的杂质具有与第一和第二离子注入区中的杂质相反的导电性类型。
7.如权利要求1所述的半导体器件，其中，第一离子注入区中的杂质浓度高于第二离子注入区中的杂质浓度。
8.如权利要求7所述的半导体器件，其中，第一离子注入区中的杂质浓度为3×1015～7×1015cm-2，并且第二离子注入区中的杂质浓度为1×1014～2×1015cm-2。
9.如权利要求1所述的半导体器件，其中，晕环离子注入区中的杂质浓度为1×1013～5×1014cm-2。
10.如权利要求1所述的半导体器件，其中，第一门电极由多晶硅和硅锗(SiGe)中的至少一种形成。
11.如权利要求1所述的半导体器件，其中，第一门电极的高度为500-100。
12.如权利要求1所述的半导体器件，其中，第二门电极由多晶硅和硅锗(SiGe)中的至少一种形成。
13.如权利要求1所述的半导体器件，其中，第二门电极的高度为300-1500。
14.如权利要求1所述的半导体器件，其中，硅氮化物(Si3N4)层的厚度形成为30-200。
15.如权利要求1所述的半导体器件，进一步包括：
第三离子注入区，在第一隔离层间的半导体衬底中形成；和
第二隔离层，在第一隔离层的侧面形成。
16.一种用于制造半导体器件的方法，该方法包括：
在半导体衬底上形成门氧化物层和第一门电极；
通过将杂质离子注入到半导体衬底中，形成源/漏扩展区；
通过使用大角度离子注入法，以与半导体衬底法向之间的预定角度注入杂质离子，在源/漏扩展区的两侧形成晕环离子注入区；
在其上形成晕环离子注入区的半导体衬底上形成硅氮化物(Si3N4)层；
在其上形成硅氮化物(Si3N4)层的半导体衬底上形成氧化物层；
通过化学机械抛光，对在其上形成氧化物层的半导体衬底进行平面化，以暴露第一门电极；
使用选择性外延生长法在第一门电极上形成第二门电极；
使用第二门电极作为蚀刻掩膜，对氧化物层进行内蚀刻，以暴露硅氮化物(Si3N4)层；
在半导体衬底上淀积用于形成隔离层的绝缘层，并且通过各向异性干蚀刻技术形成第一隔离层；以及
通过将杂质离子注入到半导体衬底中，形成第一深源/漏区。
17.如权利要求16所述的方法，其中，在形成第一深源/漏区的步骤之前，并且在对氧化物层进行内蚀刻的步骤之后，执行形成第一隔离层的步骤。
18.如权利要求17所述的方法，在形成第一深源/漏区的步骤之后，进一步包括：
在半导体衬底上淀积用于形成隔离层的绝缘层，并且通过各向异性干蚀刻技术形成第二隔离层；和
通过将杂质离子注入到半导体衬底中，形成第二深源/漏区。
19.如权利要求18所述的方法，其中，形成第二隔离层的步骤和注入杂质离子的步骤重复两次或更多次。
20.如权利要求16所述的方法，其中，在形成第二隔离层的步骤之前，并且在对氧化物层进行内蚀刻的步骤之后，执行形成第一深源/漏区的步骤。
21.如权利要求20所述的方法，在形成第二隔离层的步骤之后，进一步包括：
通过将杂质离子注入到半导体衬底中，形成第二深源/漏区；和
在半导体衬底上淀积用于形成隔离层的绝缘层，并且通过各向异性干蚀刻技术形成第二隔离层。
22.如权利要求21所述的方法，其中，注入杂质离子的步骤和形成第二隔离层的步骤重复两次或更多次。
23.如权利要求16所述的方法，在形成门氧化物层和第一门电极的步骤之前，进一步包括：
在半导体衬底上形成器件隔离区；和
将杂质离子注入到半导体衬底中，以控制阀值电压。
24.如权利要求16所述的方法，其中，半导体衬底法向与杂质离子的注入方向的夹角为30-80°。
25.如权利要求16所述的方法，其中，控制第一门电极的高度，从而半导体衬底法向与杂质离子的注入方向的最大夹角为30-80°。
26.如权利要求16所述的方法，其中，第一门电极的高度为500-1500。
27.如权利要求16所述的方法，其中，第一门电极由多晶硅和硅锗(SiGe)中的至少一种形成。
28.如权利要求16所述的方法，其中，晕环离子注入区中的杂质具有与源/漏扩展区中的杂质相反的导电性类型。
29.如权利要求16所述的方法，其中，第一深源/漏区中的杂质浓度高于源/漏扩展区中的杂质浓度。
30.如权利要求16所述的方法，其中，源/漏扩展区中的杂质浓度为1×1014～2×1015cm-2。
31.如权利要求16所述的方法，其中，晕环离子注入区中的杂质浓度为1×1013～5×1014cm-2。
32.如权利要求16所述的方法，其中，第一深源/漏区中的杂质浓度为3×1015～7×1015cm-2。
33.如权利要求16所述的方法，其中，第二门电极的高度为300-1500。
34.如权利要求16所述的方法，其中，第二门电极由多晶硅和硅锗(SiGe)中的至少一种形成。
35.如权利要求16所述的方法，其中，硅氮化物(Si3N4)层的厚度形成为30-200。
36.如权利要求16所述的方法，其中，氧化物层由高温氧化物(HTO)、中温氧化物(MTO)或低温氧化物(LTO)形成，对于硅氮化物(Si3N4)层具有高蚀刻选择性。
37.如权利要求16所述的方法，其中，由第一门电极和第二门电极组成的门电极具有第二门电极宽度大于第一门电极宽度的T型结构。
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