CN1331840A - 用于制造包括一个非对称场效应晶体管的半导体器件的方法 - Google Patents

用于制造包括一个非对称场效应晶体管的半导体器件的方法 Download PDF

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Abstract

一个制造包括一个非对称场效应晶体管(100)的一个半导体器件的方法,包括步骤:在一个衬底的、包括一第一弱掺杂漏电极区域(1300)的一第一部分上面形成一个介质结构(1404),在所述衬底的一第二部分上面形成与所述介质结构相邻的侧壁隔离柱,在所述第二部分上面形成连接所述隔离柱的一个绝缘层(1601),选择性地去除这些隔离柱以在其位置形成一个栅极氧化物(1703),淀积包括硅的一第一层(1704),对所述第一层和栅极氧化物进行蚀刻以暴露所述第二衬底部分的一部分,在这个所产生的结构上面淀积包括硅的一第二层(1801),对包括硅的所述第一和第二层进行蚀刻以形成隔开的源极(1904),第一栅极(1902),第二栅极(1903),和漏电极(1901)电极。一个双极性晶体管(120)也可以被包括在这个半导体器件中,并且同时与这个场效应晶体管被形成。

Description

用于制造包括一个非对称场效应 晶体管的半导体器件的方法
本发明的背景
本发明一般涉及电子学，更特别地，涉及半导体部件与制造方法。
金属氧化物半导体场效应晶体管(MOSFET)的尺寸一直在变小。但是，这个尺寸的变小降低了MOSFET的很多输出特性。例如，具有亚微米尺寸的MOSFET的击穿电压较低，并且其输出阻抗变小，因为漏电极感应的势垒降低所产生的沟道长度调制。这些缺点严重地限制了小尺寸MOSFET在模拟应用中的使用。
所以，需要一个半导体部件能够具有足够高击穿电压的晶体管，足够高的输出阻抗，和频率响应。也需要一个半导体部件的制造方法，能够基本上不增加一个标准CMOS处理的复杂程度或者成本。另外，也需要同时制造CMOS器件与双极性晶体管，以增加半导体部件的功能。
图1显示了根据本发明的一个半导体部件的一部分的一个横切面视图的一个实施方式；
图2显示了根据本发明，图1中一个虚框2所描绘的半导体部件部分的一第一部分的一个更详细的横切面视图的一个实施方式；
图3-9显示了根据本发明，一个预备制造过程期间的半导体部件的部分的一个实施方式。
图10-17显示了根据本发明，在随后的制造步骤期间，这个半导体部件的一第二部分的一个实施方式；
图18概括了根据本发明，如图10-17显示的这个半导体部件的部分的第二部分的一个制造方法；
图19显示了根据本发明的一个与非门的一个实施方式；
图20显示了根据本发明的与非门中的一个负载的一个实施方式；
图21显示了根据本发明的一个或非门的一个实施方式；和
图22显示了根据本发明的或非门中的一个负载的一个实施方式。
为了简单和显示的清晰性，在图中的部件的尺寸不是按照比例的，并且不同图中的相同标号表示相同的部件。
图1显示了一个半导体部件130的一个部分的一个横切面视图。除了其它特征外，部件130包括，在或者跨越两个半导体外延层301和302中形成的一个功率分配结构131，和一个支持衬底或者半导体衬底300。结构131表示一个Vdd触点。另外，部件130包括一个P沟道金属氧化物半导体场效应晶体管(MOSFET)110。晶体管110具有位于一个漏电极端子或者电极113和一个源极端子或者电极111之间的至少一个栅极端子或者电极112。部件130的部分包括与晶体管110类似的晶体管，并且优选地被用于提供标准的，低电压的数字功能。
图2显示了图1中被一个虚框2所描绘的部件130的第一部分的一个更详细横切面视图。特别地，图2显示了一个NPN双极性晶体管120。晶体管120具有一个升高的发射极端子或者电极122，它位于一个升高的基极端子或者电极121和一个升高的集电极端子或者电极123之间。半导体部件130中包括与晶体管120类似的晶体管的部分优选地被用于对1/f噪声敏感的电路中。
图17显示了图1中被一个虚框19所描绘的部件130的第二部分的一个更详细横切面视图。特别地，图17显示，在其它特征中，部件130包括一个功率分配结构132，这个功率分配结构132表示一个Vss触点。另外，部件130包括一个N沟道阶梯沟道金属氧化物半导体(SCMOS)场效应晶体管100。部件130中包括与晶体管100类似的晶体管的部分优选地被用于提供高频模拟和数字能力。晶体管100也具有高的击穿电压，以用于功率管理应用中。如图1，2，和17所描述的，晶体管100位于晶体管110和120之间。部件130进一步包括在晶体管100，110，和120的每一个之间的电气隔离结构。例如，氧化物层170(图1和17)就位于晶体管100和110之间，以提供相互之间的电气隔离。
如图17所显示的，晶体管100具有位于一个升高的漏电极端子或者电极1901和一个升高的源极端子或者电极1903之间的一个升高的栅极端子或者电极1902和1903。一个介质结构1404在物理上将栅极电极1902与1903相互隔开，并且栅极电极1903没有覆盖在电极1902上。栅极电极1903被电气偏置到一个可变的电压源，以控制晶体管100下面的沟道区域。栅极电极1902没有被电气偏置到一个电压，并且在电气上保持悬浮。但是，电极1902可以通过电容耦合到漏电极1901。电极1902作为晶体管100的制造过程中一个副产品或者人造产品而存在。在部件130的工作中，栅极电极1902和1903基本上没有被进行电气偏置，或者否则将产生相互影响。
晶体管100也在层302中包括一个弱掺杂漏电极区域1300。晶体管100也包括一个可选的弱掺杂漏电极区域1701。区域1701的一部分位于至少部分地在或者覆盖在区域1300的一部分中或者上。区域1701具有比区域1300掺杂浓度高的一部分区域，以当电子从一个沟道区域1702移动到漏极电极1901时，降低电气电阻。晶体管100的沟道区域1702至少部分地位于或者覆盖在区域1300中。区域1300的一部分在物理上将弱掺杂漏电极区域1701与沟道区域1702隔离开。晶体管100的一个源极区域1916位于源极电极1904下面，并且优选地，位于或者完全包括在或者优选地整个被区域1300和1702所覆盖。晶体管100的漏电极区域1915位于漏极电极1901的下面，并且优选地，位于或者完全包括在或者优选地整个被区域1300和1701所覆盖。与源极区域1916不同，漏电极区域1915优选地完全位于沟道区域1702的外面。晶体管100不具有弱掺杂的源极区域，这与栅极电极1902和1903一起提供了晶体管100的非对称结构。
半导体部件130可以包括多个晶体管，例如图1，2，和17中的晶体管100，110，和120，它们被组织好并且被连接在一起提供一个所希望的功能。虽然晶体管100，110和120被显示为具有一个特定的导电类型，例如一个N沟道或者一个P沟道器件或者一个NPN双极性器件，半导体部件130也可以包括与晶体管100，110，和120类似的、但是具有相反导电类型，例如，一个PNP双极性器件的其它晶体管。所以，半导体部件130可以是一个双极性互补金属氧化物半导体(BiCMOS)集成电路。
图3-9显示了在一个预备制造过程期间的半导体部件130。在图3中，衬底300优选地包括一个半导体材料，例如被掺杂了一第一导电类型的杂质的一个单晶硅，掺杂浓度大约是1-10×1018个原子每立方厘米。作为一个示例，第一导电类型可以是N类型或者P类型。仅仅是为了说明的方便，图1-17中的第一导电类型是P类型导电。P导电类型可以通过使用例如硼离子来提供。
外延层301和302依次在衬底300上进行生长。在这个优选实施方式中，层301和302包括与衬底300材料相同的半导体材料。层301可以是大约2-5微米厚，其第一导电类型杂质的掺杂浓度大约是每立方厘米1-10×1015个原子。层302具有一个顶部表面303，其厚度大约是0.5-1.0微米，并且第二导电类型的杂质掺杂浓度大约是每立方厘米1-10×1015个原子。仅仅是为了说明的方便，图1-17中的第一导电类型是N类型导电。N导电类型可以通过使用例如磷，锑，或者砷离子来提供。衬底300和层301和302可以被一起称作一个半导体衬底。
一个氧化物层304被形成在层302的表面303上。如这里所使用的，术语氧化物层是包括二氧化硅的一个介质层。例如，一个氧化物层可以基本上包括在一个氧化炉中生长的或者通过使用一个化学汽相淀积过程而淀积的二氧化硅。作为另一个示例，一个氧化物层可以基本上包括通过一个化学汽相淀积过程而淀积的四乙烷基硅酸盐(TEOS)或者硅酸磷玻璃。在这个优选实施方式中，层302的表面303被进行热氧化，以生长大约10-30纳米厚的层304。
然后，在氧化物层304上形成一个氮化物层305。如这里所使用的，术语氮化物层是包括氮化硅的一个介质层。例如，一个氮化物层可以基本上包括通过使用一个化学汽相淀积过程而淀积的氮化硅。作为另一个示例，一个氮化物层可以基本上包括通过使用一个化学汽相淀积过程而淀积的硅氧氮化物。
继续图4，一个蚀刻掩模(没有显示)被形成在层305的上面，然后，对层305，304和302进行蚀刻，以形成基座或者台面结构410，411和412。优选地，蚀刻掩模包括光致抗蚀剂。另外，在这个优选实施方式中，结构410，411和412中的每一个大约是2微米宽；结构410与411，和结构411与412相互之间的隔离距离大约是2微米；并且在一个25-100纳米厚的层302部分仍然覆盖在整个层301上。层302在结构410，411，和412中的部分随后被用于分别形成图1和2中的晶体管110，100，和120。
然后，一个氧化物层401被形成在层302的被暴露部分，包括结构410，411，和412的侧壁。优选地，层401是使用一个热氧化过程完成的，它可以消耗层302的所有薄50纳米厚的部分，并且它也可以消耗掉层301的一部分。这个氧化过程将层401生长到大约50-100纳米厚。这个氧化过程也将结构410，411，和412中层302的角变圆或者变光滑，以减少部件130中的电场。
下面，一个氮化物层402被形成在层301和401上，并且也被形成在结构410，411，和412上。氮化物层402增加了在结构410，411，和412的顶部上的氮化物层305的厚度。优选地，层402的厚度大约是50-150纳米。
然后，一个光致抗蚀剂注入掩模被应用，并且第二导电类型的一个掺杂区域602被通过氧化物层401的暴露部分而注入，并且被注入到没有被光致抗蚀剂或者结构410，411，或者412所覆盖的层302的部分。另外，区域602也被称作一个埋入层，优选地，其掺杂浓度的数量级大约是每立方厘米1018-1020个原子。氮化物层305用作结构410，411，和412中半导体外延层302的一个注入掩模，并且隔离柱500用作层301的一个注入掩模。
继续图5，层305被进行各向异性的蚀刻，并且一个氧化物层701被形成在层305，401，和402上，其厚度大约是800-1500纳米。为了减少淀积氧化物层701所需要的时间，优选地，层701使用TEOS。层701的形成将掺杂区域602驱动或者扩散到层301，如图5所描述的。
使用一个光致抗蚀剂的蚀刻掩模，在氧化物层701中形成孔702，并且第一导电类型的掺杂区域707被注入到结构411中的层301和302。氧化物层701用作注入掩模。然后，一个不同的蚀刻掩模被用于定义层701中的孔703，以有助于层701的随后平面化。
现在参考图6，层701被齐平到结构410，411，和412上氮化物层305的大约程度或者高度。作为一个示例，可以使用一个化学机械抛光(CMP)过程。一个注入掩模包括，例如，光致抗蚀剂位于层701的上面，而第一导电类型的一个掺杂区域801被注入到层301中。作为一个示例，一个大约每立方厘米2×1013个原子的硼离子可以在一个大约500-1000千电子伏的注入能量下被注入，以形成区域801。
下面，一个氮化物层802被形成在氧化物层701上，其厚度大约是100-200纳米。氮化物层802的淀积将氮化物层305的厚度增加到大约200-300纳米。一个蚀刻掩模被形成在层305和802上，以在层802中定义孔803，804和805。这个蚀刻掩模被去除，并且孔803，804和805延伸通过氧化物层701和401，并且延伸到外延层301，而氮化物层305和802的剩余部分用作一个硬的掩模。
层301的被暴露部分被进行氧化，以形成一个薄的氧化物层，然后一个氮化物层901(图7)被淀积在氮化物层305和802上，并且被淀积在孔803，804，和805的侧壁，其厚度大约是25-75纳米。下面，氮化物层901被进行各向异性蚀刻，以去除在孔804底部的层802的部分。在各向异性蚀刻的步骤后，氮化物层901沿孔803，804和805的侧壁的部分被保留下来。然后，就使用一个蚀刻掩模，而孔804就继续朝更深的方向延伸到层302，其延伸深度至少达到掺杂区域801，并且图7中第一导电类型的一个掺杂区域902通过孔804被注入到层302，以降低随后在孔804中形成的Vss触点的接触电阻。
层301在孔804中被暴露的表面被进行氧化，以形成其厚度大约是25-75纳米的一个氧化物层1001(图8)，并且一个氮化物层1002(图8)被淀积在氧化物层1001和氮化物层305，802，和901上，其厚度大约是50-100纳米。孔804中这个氧化物层和氮化物层将孔804的半导体侧壁进行电气隔离。下面，氧化物层1001和氮化物层1002在孔803，804，和805的底部的部分被使用一个各向异性的蚀刻去除，然后，图8中的一个半导体层1003被形成在氮化物层305，802，和1002上，并且与孔803，804和805一致以在物理上与外延层301相接触。优选地，层1003包括非晶硅或者多晶硅(多晶硅)。随后，孔803，804和805被充填一个电气导电层1004。在这个优选实施方式中，层1004包括钨，半导体层1003用作层1004的一个抗氧化层，以增强半导体部件130的可靠性。在这个实施方式中，层1004被用作形成一个钨插塞。
图9中，电气导电层1004被使用，例如一个CMP过程进行平面化，然后，一个半导体层1101被淀积，然后进行图案化以仅位于在层1004上。在这个优选实施方式中，层1101包括多晶硅，以使层1004完全被一个多晶硅层所密封或者围绕，以避免钨被氧化。层1003位于在层1004的下面的、并且在物理上与外延层302接触的部分通过从相邻的或者连续的掺杂区域，例如区域602或者902的扩散而被掺杂。
剩余的图，图10-17集中在在制造方法200(图2)期间的制造过程，这个制造过程在图3-9的制造步骤后就进行。图10是用图9的虚框10所表示。在图10中，层1101的顶部表面被进行氧化，以形成一个薄的氧化物层1201，然后，一个薄的氮化物层1202被淀积，以覆盖这个薄的氧化物层。氮化物层1202增加了氮化物层305和802的厚度。
图11中，覆盖在外延层302上的氮化物层305被去除，以暴露出下面的氧化物层304。层304在对氮化物层305进行蚀刻期间被用作一个蚀刻阻挡层。然后，外延层302的表面303被进行氧化，以增加氧化物层304的厚度。作为一个示例，在外延层302上，氧化物层304的厚度可以被进行热生长到大约50-100纳米。下面，在外延层302中形成弱掺杂漏电极区域1300的期间，氧化物层304用作一个注入掩蔽物(screen)。区域1300定义了晶体管100的有源区域，并且具有与外延层302相同的导电类型，并且也被称作一个漏电极延伸区域。注入区域1300的过程不同时形成一个弱掺杂的源极区域。
在图12中，一个氮化物层1400和一个半导体层1401依次被形成在氧化物层304上。作为一个示例，氮化物层1400的厚度大约是150-250纳米，半导体层1401的厚度大约是10-20纳米，并且可以包括多晶硅。孔1402和1403通过层1401，1400，和304而形成在区域1300上，以暴露出层302的部分。孔1402和1403的第一部分是通过使用传统的蚀刻剂，例如RIE蚀刻剂而形成的，并且一个光致抗蚀剂蚀刻掩模和下面的氧化物层304用作一个蚀刻阻挡层。氧化物层304中随后被暴露的部分可以被使用湿法蚀刻进行选择性地去除。下面的外延层302在氧化物层304形成图案的期间用作一个蚀刻阻挡层，但是优选地，外延层302并没有被氧化物层304的蚀刻严重破坏。孔1402和1403相互是通过层304和1400的中心部分隔离的。层304和1400的这些中心部分形成了一个覆盖在掺杂区域1300的中心部分上的一个基座或者介质结构1404。层1400的中心部分覆盖在层304的中心部分上。结构1404的第一侧面向或者定义了孔1402的一个边缘，结构1404也具有与第一侧背对、面向或者定义孔1403的一个边缘的第二侧。
继续参考图13，半导体层1401和外延层302的被暴露部分被进行氧化，以在孔1402和1403的底部和在半导体层1401上形成一个氧化物层1500。作为一个示例，层1500的厚度大约是10-20纳米。然后，一个半导体层1501被淀积在氧化物层1500上，淀积在介质结构1404上，并且被淀积在孔1402和1403的侧壁上。作为一个示例，层1501的厚度大约是10-20纳米，并且包括多晶硅。下面，一个氮化物层1502被形成在层1501上，形成在介质结构1404上，和孔1402和1403中，厚度大约是，例如，150-250纳米。
图14中，氮化物层1502被进行各向异性蚀刻，以完全从层1400和介质结构1404上去除氮化物层1502，并且从孔1402和1403内去除氮化物层1502。这个各向异性蚀刻过程使用氮化物层1502来沿孔1402和1403的侧壁和在孔1402和1403的底部的周围部分形成氮化物隔离柱。如图14中所描述的，一对隔离柱位于孔1402中，并且位于外延层302的部分和掺杂区域1300上，并且一个不同的隔离柱对位于孔1403中，并且位于外延层302和掺杂区域1300的不同部分上。半导体层1501(图13)用作对氮化物层1502进行蚀刻的一个蚀刻阻挡，并且在形成氮化物层隔离柱的形成期间被去除。层1501在氮化物隔离柱下面的部分仍然保留在外延层302的上面。
然后，氧化物层1500(图13)和半导体层1401(图13)也从氮化物层1400上被去除掉，但是一个蚀刻掩模(没有显示)被用于保护或者保持层1500和1401在结构1404上面的部分。这个蚀刻掩模也可以被用于保持在外延层302上面的氧化物层。这些氮化物隔离柱用作一个蚀刻掩模来保护下面的半导体层1501的部分。随后，半导体层1501的剩余暴露部分和外延层302位于氮化物隔离柱之间的部分被进行热氧化，以选择性地在孔1402和1403的底部形成或者生长透镜氧化物层1600，1601，1602，1603。氧化物层1600，1601，1602，1603中每一个的厚度大约是30-100纳米。结构1404上的氧化物层1500(图13)形成了一个氧化物层1603的部分。孔1402和1403中的氮化物隔离柱禁止半导体层1501的下面的部分被氧化。
下面，通过使用半导体层1501，和氧化物层304，701，1600，1601，和1603用作蚀刻阻挡，氮化物隔离柱和氮化物层1400被选择性地去除。然后，通过使用氧化物层701，1600，1601，和1603用作蚀刻阻挡，半导体层1501被进行选择性地去除。层1501的去除也将去除氧化物层1602。
图15中，具有第二导电类型的一个弱掺杂漏电极区域1701和具有第一导电类型的一个沟道区域1702被形成在外延层302中。区域1701和1702的内边缘被进行自对准到介质结构1404，并且区域1701和1702的外边缘被区域1701和1702中每一个的不同注入掩模(没有显示)所定义。作为一个示例，3个不同的、具有3个不同的注入能量的注入可以被用于形成区域1701和1702中的每一个。被用于形成区域1701和1702的掺杂离子被通过氧化物层1600和1601和通过氧化物层304的相邻薄部分进行注入。弱掺杂漏电极区域1701的形成不同时在外延层302中形成一个弱掺杂源极区域，以使晶体管100保持其非对称结构。
随后，与氧化物层1600和1601相邻的氧化物层304的薄部分被去除，以暴露出在外延层302的下面的部分。外延层302在这个蚀刻过程期间，用作一个蚀刻阻挡，它也是弱薄氧化物层1601和1600。下面，外延层302的被暴露部分被进行氧化，以形成厚度大约是2-10纳米的一个栅极氧化物层1703。这个热氧化过程增加了氧化物层1600，1601，和1603的厚度，并且也对外延层302的掺杂区域进行退火。层1703覆盖在弱掺杂漏电极区域1701和沟道区域1702上。
然后，厚度大约是50-100纳米的一个半导体层1704被形成或者被淀积在氧化物层1600，1601，和1703和介质结构1404上。作为一个示例，层1704可以包括非晶硅或者多晶硅。使用一个蚀刻掩模(没有显示)，半导体层1704被进行处理，形成图案，或者进行蚀刻，如图15所描述的。随后，栅极氧化物层1703的被暴露部分被进行去除，以暴露出外延层302的下面的部分。随后，漏电极和源极端子或者电极在去除栅极氧化物层1703的位置被连接到外延层302。
继续参考图16，一个半导体层1801被形成，其厚度大约是80-200纳米。半导体层1801被淀积在层1704(图15)和介质结构1404上。层1801也被进行淀积，以在前面栅极氧化物层1703被去除的位置与外延层302连接。作为一个示例，层1801可以包括非晶硅或者多晶硅。如后面所描述的，层1801包括下面的半导体层1704(图15)，被用于同时形成晶体管100的至少3个电极中的每一个。
半导体层1801的顶部表面被进行氧化，以形成厚度大约是5-15纳米的一个氧化物层1802，并且一个氮化物层1803被形成在氧化物层1802的上面，其厚度大约是100-200纳米。氮化物层1803被进行各向异性蚀刻，以产生掩模部分1804和隔离部分1805。一个蚀刻掩模被形成在弱掺杂漏电极区域1701的上面，以形成部分1804，但是这个蚀刻掩模没有或者说不在沟道区域1702的上面形成部分1805。氮化物层1803下面的结构和各向异性蚀刻自然地在氮化物层1803的外面形成隔离部分1805，并且相对介质结构1404来说，对隔离部分1805的位置和尺寸进行自对准或者自动对准。下面，不在氮化物层1803下面的半导体层1801的部分被进行氧化，以进一步形成厚度大约是30-60纳米的一个透镜氧化物层1806。氮化物层1803的剩余部分用作一个氧化掩模。
现在，氮化物层1803的剩余部分被去除，并且被透镜氧化物层1806所覆盖的半导体层1801的部分被进行蚀刻，以在层1801上形成图案。这个蚀刻过程同时形成相邻的、但是不连续的、覆盖了晶体管100的有源区域的端子或者电极，如图17所显示的。例如，在半导体层1801的外面形成栅极电极1902和1903，源极电极1904。被蚀刻掉以将栅极电极1903与源极电极1904隔离的半导体层1801的一部分被进行自对准到介质结构1404，因为图16中的隔离柱部分1805的自对准形成。所以，相互相邻的栅极电极1903和源极电极1904的边缘也被自对准到介质结构1404。氧化物层1806用作一个蚀刻掩模，而氧化物层701，1600，1601，和1603被暴露并在对层1801进行蚀刻期间用作蚀刻阻挡。
栅极电极1902和1903相互之间是一个肩并肩而不互相重叠的关系，也位于源极和漏极电极1904和1901之间。特别地，电极1902和1903相互是被介质结构1404所隔离，并且位于结构1404相对的两侧，并且与结构1404的相对侧连续。电极1903覆盖了一部分介质结构1404，而电极1902不在结构1404上。电极1902和1903物理上是与栅极氧化物层1703的不同部分相接触，并不互相重叠。电极1903覆盖了沟道区域1702和弱掺杂漏电极区域1300，但是优选地，不在弱掺杂漏电极区域1701上。另一方面，电极1902覆盖在弱掺杂漏电极区域1701和弱掺杂漏电极区域1300上，但是优选地，不在沟道区域1702上。如前面所描述的，栅极电极1902在电气上保持悬浮，而栅极电极1903被连接到一个互联层以控制晶体管100的沟道导通。电极1902不被电极1903所影响，并且也不影响晶体管100的沟道导通。
下面，电极1901，1902，1903，和1904的侧壁被进行氧化，以热生长一个氧化物层1910。然后，源极和漏电极区域1916和1915分别被同时形成在外延层302中。源极区域1916通过氧化物层1600被注入到栅极电极1903和源极电极1904之间，并且也被注入到外延层302。类似地，漏电极区域1915通过氧化物层1601被注入到漏极电极1901和栅极电极1902之间，并且也被注入到外延层302。通过电极1901，1902，1903，或者1904的注入，区域1915和1916没有被形成在外延层302中。所以，区域1915和1916是自对准到电极1901，1902，和1903。
在区域1915，1916的形成期间，电极1901，1902，1903，和1904所掺杂的导电类型与区域1915和1916的掺杂导电类型相同。优选地，一个注入掩模被用于阻挡离子部分1905的掺杂物质，以使源极电极1904不被连接到功率分配结构132。电极1901和1904中的掺杂物质也可以被扩散到前面栅极氧化物1703被去除的区域上的外延层301中，以使电极1901和1904物理上连接到外延层301。掺杂物质的扩散形成了源极和漏电极区域1916和1915。
然后，一个氮化物层1920被淀积，半导体部件130被使用一个快速热退火(RTA)过程来进行退火，以减少在外延层302中的掺杂物质扩散量。作为一个示例，这个退火可以在温度大约是900-1000摄氏温度下持续大约10-60秒。优选地，外延层301内的掺杂区域被退火大约20秒，退火温度大约是摄氏1050度。后面，氮化物层1920被进行各向异性蚀刻，如图17所描述的。下面，电极1901，1902，1903，和1904被从多晶硅转变为一个硅化物，例如硅化钛或者硅化钴。氮化物层1920禁止在硅化处理过程期间，相邻的电极产生桥接或者偶然短路。随后，一个介质层(没有显示)被淀积，并且合适的通孔或者开口被蚀刻到这个介质层。然后，一个互联层(没有显示)被形成在这个介质层上和形成在这个通孔中，以给晶体管100的电极提供合适的电气偏置。
图18概述了制造半导体部件130的一部分的一个方法2000，如图10-17所显示的。特别地，方法2000集中在晶体管100的制造上。方法2000包括用于提供一个衬底的步骤2001和用于在这个衬底中形成第一导电类型的第一弱掺杂漏电极区域的步骤2002。方法2000包括步骤2003，以在这个衬底上形成一个介质层，和在这个介质层中形成两个孔的步骤2004。然后，步骤2005在这两个孔中沿两个孔的侧壁形成隔离柱。下面，步骤2006在隔离柱之间的孔内形成一个不同的介质层，并且步骤2007去除这些隔离柱。随后，通过这个不同的介质层，步骤2008将第一导电类型的第二弱掺杂漏电极区域注入到两个孔中的第一个，并且注入到这个衬底，然后，通过这个不同的介质层，步骤2009将第二导电类型的沟道区域区域注入到两个孔中的第二个，并且注入到这个衬底。步骤2008和2009的顺序可以被颠倒。在步骤2010中，在这个衬底上形成一个栅极氧化物后，步骤2011在这个第一介质层的一部分和这个衬底上形成第一多晶硅层。然后，步骤2012去除这第一多晶硅层的部分和这个栅极氧化物的下面的部分。下面，步骤2013在这第一多晶硅层，这第一介质层的部分，和这个衬底上形成第二多晶硅层，然后，步骤2014对这第一和第二多晶硅层进行蚀刻，以同时形成非连续的第一和第二栅极，源极，和漏电极端子，其中这第一介质层的这部分位于第一和第二栅极端子之间。然后，步骤2015将源极和漏电极区域注入到这个衬底，而同时对源极，栅极，和漏极电极进行掺杂。
图10-17中所描述的、用于制造晶体管100的过程可以同时制造普通的CMOS器件，例如图1中的晶体管110，并且也可以同时制造双极性晶体管，例如图2中的晶体管120。例如，图15中晶体管100的弱掺杂漏电极区域1701的注入也可以被用于同时注入图1中晶体管110的P沟道区域。另外，图12中介质结构1404的形成也可以被用于同时形成一个类似的介质结构1405，这个介质结构1405位于图2中双极性晶体管120的基极电极121的下面。进一步，被用于形成图14中的透镜氧化物层1600和1601的多个步骤也可以被用于同时形成图2中双极性晶体管120的一个透镜氧化物层1604。另外，图2中NPN双极性晶体管120的一个基极区域201可以被替代的方法形成，在形成了图15中的栅极氧化物层1703和半导体层1704后。这些替代的方法包括在图16中淀积半导体层1801以前通过层1703和1704的注入在外延层301中形成基极区域201，或者在对半导体层1704形成图案后仅通过氧化物层1703的注入，在外延层301中形成基极区域201。在形成栅极氧化物层1703后形成基极区域201允许对基极区域201的尺寸进行更好的控制，因为区域201在用于形成栅极氧化物层1703的高温氧化过程期间不会被扩散。
作为另一个示例，用于图15和16中的半导体层1801的两个淀积步骤可以被用于同时形成图1中晶体管110的栅极电极112，源极电极111，和漏极电极113，和图2中的晶体管120的基极电极121，发射极电极122，和收集极电极123。进一步，用于形成栅极电极1903和源极电极1904的、被自对准到栅极电极1903下面的介质结构1404的相邻边缘的技术也可以被用于同时形成基极电极121和发射极电极122中、被自对准到基极电极121下面的介质结构1405的相邻边缘。另外，图17中通过扩散而分别形成源极和漏电极区域1916和1915的技术也可以被用于同时形成图2中的双极性晶体管120的一个发射极区域202。与晶体管100的源极和漏电极区域1916和1915，和晶体管120的发射极区域202的导电类型相比，图1中晶体管110的源极和漏电极区域和图1中晶体管120的一个基极接触区域203的导电类型相反。这些相反的掺杂区域可以被用于同时注入到外延层301中，而在对半导体层1801形成图案和氧化后和或者恰好在或者恰好在同时注入区域1915和1916和发射极区域202后使用一个注入掩模。
图19显示了一个CMOS与非门2100的一个示意图，它可以是图1中半导体部件130的一部分。与非门2100的工作与一个标准的CMOS与非门类似。但是，与非门2100包括非对称晶体管，优选地，这些非对称晶体管与图17中的晶体管100类似，但是替代地，它们也可以与该领域内已知的其它非对称晶体管类似。与非门2100包括与一个控制电路2115串联的一个负载2110。
传统的CMOS逻辑门使用了对称的晶体管，这些对称晶体管的源极和漏极电极是可以互换的。所以，在一个对称CMOS晶体管中的源极和漏极电极的相对位置是不相关的。但是，对非对称晶体管来说，其源极和漏极电极不是可以互换的。所以，当使用非对称晶体管来建立逻辑门时，在这个逻辑门中的每一个非对称晶体管的源极和漏极电极的位置是相关的，以能够完全利用非对称晶体管的改进特性。
控制电路2115包括至少两个第一沟道类型的非对称晶体管，它们是串联在一起。在图19所显示的这个实施方式中，电路2115具有串联在一起的N沟道晶体管2120，2130，和2140。应理解，电路2115可以有比3个更多的非对称晶体管串联在一起。在这个优选实施方式中，电路2115仅使用了非对称N沟道晶体管。
晶体管2120具有漏极电极2121，栅极电极2122，和源极电极2123。晶体管2130具有漏极电极2131，栅极电极2132，和源极电极2133。晶体管2140具有漏极电极2141，栅极电极2142，和源极电极2143。源极电极2143被连接到图19中被表示为VSS的一个电压源。漏极电极2141被连接到源极电极2133，而漏极电极2141被连接到源极电极2123。
负载2110具有第一和第二端子或者电极。负载2110的第一电极被连接到漏极电极2121。负载2110的第二电极被连接到图19中被表示为VDD的一个不同的电压，其电压比VSS的电压高。
图20显示了在与非门2100(图19)中的负载2110。负载2110包括至少一个第二沟道类型的晶体管，这个晶体管与电路2115的第一沟道类型的晶体管不同。在图20所显示的这个实施方式中，负载2110具有被并联在一起的P沟道晶体管2210，2220，和2230。应理解，负载2110可以有比3个更多的非对称晶体管并联在一起。负载2110可以使用对称P沟道晶体管，但是优选地，仅使用非对称P沟道晶体管。
晶体管2210具有源极电极2211，栅极电极2212，和漏极电板2213。晶体管2220具有源极电极2221，栅极电极2222，和漏极电极2223。晶体管2230具有源极电极2231，栅极电极2232，和漏极电极2233。源极电极2211，2221，和2231被连接在一起，并且形成被连接到VDD(图19)的负载2110的第二电极。漏极电极2213，2223，和2233被连接在一起，并且形成被连接到漏极电极2121(图19)的负载2110的第一端子。
负载2110中P沟道晶体管的栅极电极被逻辑地连接到电路2115(图19)中的N沟道晶体管的栅极电极。例如，当这个与非门被用于执行动态逻辑时，负载2110具有其栅极电极被连接到一个时钟信号的一单个P沟道晶体管，并且电路2115中多个非对称N沟道晶体管中的一个的栅极电极也可以被连接到一个时钟信号。这个时钟信号可以被两个独立的，但是同步的，时钟所提供，或者这个时钟信号可以被一单个时钟所提供。作为另一个示例，当这个与非门被用于执行静态逻辑时，在负载2110中被并联在一起的P沟道晶体管的数目与电路2115中被串联在一起的非对称N沟道晶体管的数目相同。在这个实施方式中，这些P沟道晶体管中每一个的栅极电极被连接到这些非对称N沟道晶体管中的不同一个的一个栅极电极。
图19中晶体管2120，2130，和2140的非对称结构和图20中晶体管2210，2220和2230中可能的非对称结构提供了很多优点，包括更高的驱动能力，较低的寄生电容，和一个改进的体效应。在与非门2100(图19)中使用这个非对称晶体管提供了很多优点，包括更高的切换速度，增加了一给定晶体管宽度下的扇出能力，和能够在一更低的电压下使用更高的扇出的逻辑门。
图21显示了一个CMOS或非门2300的一个示意图，它可以是图1中部件130的一部分。或非门2300的工作与一个标准的CMOS或非门类似。但是，或非门2300包括非对称晶体管，优选地，这些非对称晶体管与图17中的晶体管100类似，但是替代地，它们也可以与该领域内已知的其它非对称晶体管类似。或非门2300包括与一个控制电路2301串联的一个负载2302。
控制电路2301包括至少两个一第一沟道类型的非对称晶体管。在图21所显示的这个实施方式中，电路2301具有并联在一起的N沟道晶体管2310，2320，和2330。应理解，电路2301可以有比3个更多的非对称N沟道晶体管并联在一起。优选地，电路2301仅使用了非对称N沟道晶体管。
晶体管2310具有漏极电极2311，栅极电极2312，和源极电极2313。晶体管2320具有漏极电极2321，栅极电极2322，和源极电极2323。晶体管2330具有漏极电极2331，栅极电极2332，和源极电极2333。源极电极2313，2323，和233被连接在一起，并且被连接到图21中被表示为VSS的第一电压源。
负载2302具有第一和第二端子或者电极。负载2302的第一电极被连接到漏极电极2311，2321，和2331。负载2302的第二电极被连接到图21中被表示为VDD的一个不同的电压，其电压比VSS的电压高。
图22显示了在或非门2300(图21)中的负载2302。负载2302包括至少一个第二沟道类型的晶体管，这个晶体管与电路2301的第一沟道类型的晶体管不同。在图22所显示的这个实施方式中，负载2302具有被串联在一起的P沟道晶体管2420，2430，和2440。应理解，负载22302可以有比3个更多的非对称晶体管串联在一起。负载22302可以使用对称P沟道晶体管，但是优选地，仅使用非对称P沟道晶体管。
晶体管2420具有源极电极2421，栅极电极2422，和漏极电极2423。晶体管2430具有源极电极2431，栅极电极2432，和漏极电极2433。晶体管2440具有源极电极2441，栅极电极2442，和漏极电极2443。源极电极2421被连接到图21中被表示为VDD的一个电压。源极电极2441被连接到漏极电极2433，和源极电极2431被连接到漏极电极2423。
负载2302中P沟道晶体管的栅极电极被逻辑地连接到电路2301(图21)中的非对称N沟道晶体管的栅极电极。例如，当这个或非门被用于执行动态逻辑时，负载2301具有其栅极电极被连接到一个时钟信号的一单个P沟道晶体管，并且电路2301中所有非对称N沟道晶体管中的栅极电极均被一个时钟信号所控制，并且也可以被连接到这个时钟信号。这个时钟信号可以被两个独立的，但是同步的，时钟所提供，或者这个时钟信号可以被一单个时钟所提供。作为另一个示例，当这个或非门被用于执行静态逻辑时，在负载2302中被串联在一起的P沟道晶体管的数目与电路2301中被并联在一起的非对称N沟道晶体管的数目相同。在这个实施方式中，这些P沟道晶体管中每一个的栅极电极被连接到这些非对称N沟道晶体管中一不同一个的一个栅极电极。
图21中晶体管2310，2320，和2330的非对称结构和图22中或非门2300的晶体管2410，2420和2430中可能的非对称结构提供了与上面针对图20中与非门2100所列表的优点相同的很多优点。通过使用与图19-22所描述的方式类似的方式来使用这些非对称晶体管，其它类型的逻辑门也可以获得类似的优点。
所以，一个改进的半导体部件和其制造方法已经被提供，来克服现有技术中的缺点。这个半导体部件中的晶体管具有高的击穿电压，高的输出阻抗，和高的频率响应。制造这个半导体部件的这个方法基本上不增加一个标准的CMOS过程的复杂程度或者成本，并且允许双极性器件也可以与CMOS器件一起同时被制造，以增加这个半导体部件的功能。在栅极电极1903和源极电极1904之间的自对准边界隔离可以允许对图17中的晶体管100的栅极长度进行更好的控制。这个自对准边界隔离也允许在电极1903和1904之间有一个更小的空间，来形成一个更小的晶体管100。这里所公开的晶体管可以实现更快速的设计，并且能够实现更丰富的电路。
这里所公开的晶体管与在美国专利号5,661,048中所公开的那些晶体管类似，这个美国专利是在1997年8月26日被发布的，并且其专利受让人与本发明的受让人相同。但是，与美国专利号5,661,048中所公开的制造方法相比，在这里所公开的这个制造方法的复杂程度更小、成本更便宜。
虽然主要参考优选实施方式特别地显示和描述了本发明，但是该领域内的技术人员应理解，可以进行形式和细节上的改变，而不会偏离本发明的精神和范围。例如，这里所提出的很多细节，例如，层的厚度，材料的组合，掺杂浓度是被提供来理解本发明的，而不对本发明的范围有限制作用。作为另一个示例，晶体管100具有如图17所描述的栅极电极1902和1902，并且可以具有传统的、非升高的硅化物源极和漏电极。所以，本发明的公开不具有限制性。相反，本发明的公开仅仅是描述了本发明的范围，本发明的范围在后面的 被提出。

Claims (10)

1.一个制造一个半导体部件的方法，包括：
提供一个衬底；
在这个衬底的第一部分上形成一个介质结构；
在这个衬底的第二部分上形成一个氧化物层，这个衬底的第二部分与这个衬底的第一部分相邻；
在这个介质结构的上面和在这个氧化物层的上面形成第一层，这个第一层包括硅；
对这第一层进行蚀刻，以暴露出这个氧化物层的一部分；
对这个氧化物层的这个部分进行蚀刻，以暴露出这个衬底的第二部分的一部分；
在对这个氧化物层进行蚀刻后，在这第一层的上面淀积第二层，这第二层包括硅；和
通过对淀积了这第二层后的第一和第二层的部分进行蚀刻，使用这第一和第二层来形成一个晶体管的至少3个电极中的每一个，其中第一和第二层的部分中至少一个被自对准到这个介质结构。
2.如权利要求1的这个方法，其中使用这第一和第二层进一步包括同时形成一个金属氧化物半导体场效应晶体管的栅极，源极和漏极电极，和一个双极性晶体管的至少基极和发射极电极。
3.如权利要求1的这个方法，其中形成这个氧化物层进一步包括在淀积这第一层以前，在这个衬底的上面形成一个栅极氧化物层，这个栅极氧化物层被用于形成一个金属氧化物半导体场效应晶体管，和，
进一步包括通过这个栅极氧化物层的一部分将一个杂质注入到这个衬底中，以形成一个双极性晶体管的一个基极区域，其中在淀积这第二层以前注入这个杂质。
4.一个制造一个半导体部件的方法，包括：
提供一个衬底；
在这个衬底的第一部分上淀积第一层，这第一层包括第一介质材料；
在这第一层中蚀刻一个孔，这个孔具有底部；
在这个孔的底部的上面和在这个衬底的第一部分的上面生长第二层，这个第二层包括第二介质材料；
在这个衬底的第二部分上面生长第三层，这第三层包括第二介质材料，这个衬底的第二部分与这个衬底的第一部分相邻；
在这第二和第三层的上面淀积第四层，这第四层包括硅；和
对这第四层进行蚀刻，以定义一个晶体管的两个相邻电极，并且在这第四层中形成一个开口以暴露出所述第二层。
5.如权利要求4的这个方法，进一步包括在生长第三层后和在淀积第四层以前，通过这第二层注入一个杂质，并且注入到这个衬底，以在这个衬底中形成一个掺杂区域。
6.如权利要求4的这个方法，进一步包括在生长第三层以前和在淀积第四层以前，通过这第二层注入一个杂质，并且注入到这个衬底，以在这个衬底中形成一个掺杂区域。
7.如权利要求4的这个方法，进一步包括沿这个孔的侧壁形成隔离柱，以覆盖这个孔的底部的周围部分，这些隔离柱不在这个孔的底部的中心部分上，这个孔的底部的中心部分位于这个孔的底部的周围部分之间。
8.如权利要求4的这个方法，进一步包括使用这第一层来形成一个介质结构，
其中淀积这第四层包括：
从包括多晶硅和非晶硅的组中选择第四层；和
在这个介质结构的上面淀积这第四层，和
其中对这个第四层进行蚀刻进一步包括：
从一第五层上形成一个自对准的隔离柱部分，这个自对准的隔离柱部分位于在第四层的一第一部分上面和位于第二层的上面；
对第四层的一第二部分进行氧化；
去除这个自对准的隔离柱部分，以暴露出第四层的第一部分；和
通过这个第四层的第一部分，进行蚀刻，以将这两个相邻的电极相互隔离开，并且以形成这个开口。
9.一个制造一个半导体部件的方法，包括：
提供具有一个表面的一个衬底；
在这个衬底上提供一个晶体管的有源区域；
在这个有源区域上面形成一个介质结构，其中这个介质结构具有相互相对的第一和第二侧壁，并且不与这个衬底的表面平行；
形成这个介质结构后，同时在这个有源区域上形成这个晶体管的第一和第二栅极电极，其中这第一栅极电极被形成在这个介质结构的第一侧，并且其中这第二栅极电极位于这个介质结构的第二侧；和
形成这个晶体管的源极和漏极电极，其中这个源极电极位于这个介质结构的第一侧，并且其中这个第一和第二栅极电极位于这个源极和漏极电极之间。
10.一个制造一个半导体部件的方法，包括：
提供具有第一和第二部分的一个衬底；
在这个衬底上的第一部分上面形成一个结构，这个结构不在这个衬底的第二部分的上面；
在这个结构上和在这个衬底的第一和第二部分上面形成第一层；
在这个第一层，这个结构，和这个衬底的第一和第二部分上面形成第二层；
在这个第二层和这个衬底的第一部分上面形成一个光致抗蚀剂图案，这个光致抗蚀剂图案不在这个衬底的第二部分上面；
使用这个光致抗蚀剂图案和第一蚀刻剂将这个第二层的图案形成在第一和第二部分中，形成在第二层中位于这个衬底的第一部分上面的第一部分和第二层位于这个衬底的第二部分上面的第二部分中；和
使用第二蚀刻剂和这个第二层的第一和第二部分来对第一层形成图案。
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