CN88100546A - 双极型和互补金属氧化物半导体晶体管的集成制造工艺 - Google Patents

双极型和互补金属氧化物半导体晶体管的集成制造工艺 Download PDF

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Abstract

同时制作双极型和CMOS晶体管的集成工艺。掩膜、图形制作和注入被一体化以减少复杂性，结合步骤形成PMOS和NMOS栅极导体和双极型发射极结构的分层多晶硅步骤。多晶硅被重掺杂以形成MOS晶体管栅极和另一高杂质浓度的区域，该区域嗣后被扩散至双极型基区。对双极型晶体管的集电极、基极、发射极和MOS晶体管的栅极、源极、漏极用横向延伸的接触条带可制作面积小性能高的晶体管。对电极金属化图形对准的要求可降低。

Description

本发明一般地涉及半导体结构及其制造技术，更具体地说涉及双极型半导体和互补金属氧化物半导体（CMOS）的集成制造工艺。
场效应晶体管（FET）技术特别适合于高密度、低功率电路。目前人们对利用场效应晶管技术制作大规模集成电路越来越重视，因为这一技术能够以高得率制造具有复杂逻辑功能的电路和大的存储器。场效应晶体管结构是用P沟道场效应晶体管（PMOS）和N沟道场效应晶体管（NMOS）制作的，PMOS和NMOS晶体管器件结合起来而形成互补金属氧化物半导体（CMOS）电路，它具有比单一类型的器件更为优越的性能。
随着电路复杂程度和集成度的增加，场效应晶体管电路的速度会由于容性负载而降低，这一点对场效应晶体管输出器件尤为明显，因为器件必须产生相当的驱动电流至其它电路。一种改善场效应晶体管器件驱动性能的途径是增加它的导电沟道的宽度，可是，随之而来的缺点是这种器件需要更大的面积，这就妨碍了在一块较小的面积上放入大量器件的能力。另一种改善采用场效应晶体管器件的电路的速度特性的途径是用双极型晶体管作驱动元件，双极型晶体管的特点是具有很高的跨导（互导），因而对容性负载具有优良的驱动性能可以保证获得高增益和驱动信号的快速上升时间。
双极型器件与场效应器件两者的结合能提高电路的速度特性，这是本技术领域的人们熟知的。传统的制作双极型晶体管的基极、发射极和集电极的步骤和制作CMOS器件的源极、漏极和栅极的步骤是不同的。因此在需要把双极型器件和CMOS电路结合起来的时候，就需要分开来用不同的制作步骤来形成双极型器件和CMOS器件。通常，在双极型和CMOS的制作工艺之间很少有共同点（共性），可以想见，通过这些途径，双极型和CMOS器件结合的各种优点虽然可以实现，但要以具有许多步骤的复杂的制作工艺为代价。当半导体制作工艺以增加制造工序的办法来改进时，产品的得率（成品率）会下降完全是在意料之中的。
虽然最近的进展已经使双极型和CMOS器件的工艺较为接近，但仍需要有能够使得制造工序和器件更加一体化的更为改进的双极型/CMOS工艺。此外，还需要有同CMOS晶体管电路的设计和制作相兼容的双极型晶体管布局。
按照本发明，揭示了一种制作双极型和CMOS集成器件的技术，这里所揭示的技术减少或基本上消除了现有制作技术的缺点和不足之处，按照本发明，形成MOS晶体管的制作步骤同形成双极型晶体管的步骤相兼容，并与之一体化，从而简化了制作工艺。
在形成双极型和CMOS集成器件的实例中，相邻的N-和P-隐埋层是在一个半导体基片上形成的，这些隐埋层确定了要形成在上面的半导体池或井的位置。N-隐埋层减小了垂直NPN双极型晶体管的串连集电极电阻。而且，隐埋层使得亚层（次级）电阻减小，从而有效地减小了相邻的PMOS和NMOS晶体管之间的闩锁现象。
在隐埋层上形成一层薄的半导体材料的外延层，并有选择地注入，以便在P-隐埋层上形成轻掺杂的P-池（井），在N-隐埋层上形成轻掺杂的N-池（井）。在外延薄层上制作图形，以确定形成双极型、PMOS和NMOS晶体管壕的区域，用沟道堵塞注入和厚的场氧化物把各个壕区域彼此隔开，在壕区域上形成一个包括场效应晶体管的栅极氧化物的二氧化硅薄层，然后，在晶片的整个表面上沉积一层多晶硅薄层，对这一基片进行掩蔽和制作图形以注入双极型晶体管的基极区域，随后，对栅极氧化物薄层和多晶硅薄层进行图形制作，以便在双极型壕中形成一个确定多发射极区域的开孔，复合硅氧化物和多晶硅层中的开孔在已注入过的基极区域内确定NPN双极型晶体管的发射极区域的位置。
然后，把较厚的第二层多晶硅沉积在基片的整个表面，并通过注入对多晶硅进行重掺杂，这一第二层多晶硅与先前沉积的覆盖在栅极氧化物上的一层多晶硅相融合。而且，在双极型壕区域，第二层多晶硅接触在发射极接触开孔中的P-型基极注入硅，这里双极型基极区域上面的氧化物薄层已被除去。这类发射极称为嵌套式多发射极。融合的多晶硅从处理后的基片上的这些区域除去，而那些形成CMOS晶体管栅极导线和双极型多晶硅发射极区的区域除外。重掺杂的厚的多晶硅形成相应的NMOS和PMOS晶体管的栅极导线以及双极型晶体管的多发射极结构，然后，在处理后的晶片的整个表面沉积一层硅氧化物，并且非均匀地进行蚀刻以形成一个包围住多晶硅栅极和发射极结构的绝缘的氧化物侧壁层，然后对这一晶片进行图形制作以确定NMOS器件壕区域，并注入N型杂质以形成源极和漏极区域。
类似地，对这一晶片进行图形制作以确定PMOS和双极型器件的壕区域，并注入P型杂质，由此形成PMOS晶体管的源极和漏极区域，在这一步骤中，同时还在围绕多发射极的双极型壕的周围形成P型基极接触区域。
这时，对露出的硅和多晶硅进行清洁处理，以除去任何残余的氧化物，但不包括多晶硅侧壁氧化物层，接着是在晶片上沉积钛，并在氮气氛下进行反应使在钛与硅相接触的区域形成钛的硅化物，在其它地方形成钛的氮化物。对钛的氮化物制作图形和蚀刻以形成局部互连条带，这些条带将把最终的金属化连接至MOS和双极型晶体管的钛的硅化物壕区域，一些MOS和双极型晶体管的导电接触区域是在场氧化物区，而不是壕区域上形成的，接着形成与覆盖在场氧化物上的制成图形的氮化钛条带接触的金属接触。这样，这一金属间接连接到钛的硅化物壕从而连接到场效应以及双极型晶体管。这一工艺技术的优点在于可以制造小面积的晶体管，从而使场效应和双极型晶体管壕区域的电阻和电容减至最小，形成速度较高的场效应和双极型晶体管。然后，通过钝化和绝缘层中的图形开孔形成晶体管电极的金属化图形。
上述制作工艺也可以用来形成双极型晶体管的壁状发射极结构。在形成这种壁状发射极时，发射极的多晶硅发射极与场氧化物和壕之间的过渡区相接触，N+发射极区在壕的边缘之间延伸或覆盖壕的边缘。
下面参照附图对本发明最佳实施例所作的更为具体的描述将使本发明的其它特点和优点变得更为明显，各图之中，同样的元件、区域或区间用相同的编号表示，其中，
图1～12是一块晶片的截面图，用来表示在形成双极型和CMOS晶体管之前的各个半导体区域的隔离和形成步骤;
图13～25说明在相应的半导体区域内双极型和CMOS晶体管的集成制作过程;
图26的半导体基片截面图表示图25中双极型和CMOS集成器件的布局和结构;
图27和28分别为截面图和俯视图，说明集成双极型器件的布局，其集电极形成在基极和嵌套发射极区附近;
图29和30分别为集成嵌套发射极双极型结构的另一种布局的截面图和俯视图，该结构具有相隔较远的连接到双极型晶体管集电极的接线;
图31和32分别是集成双极型结构的另一种布局的截面图和俯视图，该结构为双极型晶体管提供了双集电极接触;
图33～35是一种具有对称布局的小面积壁状发射极型晶体管的截面图和俯视图;
图36是一种具有双叉离位基极接触的对称布局的小面积壁状发射极双极型晶体管的截面图;
图37和38分别是一种小面积双极型晶体管的截面图和俯视图，该晶体管具有壁状发射极，其布局是不对称的;
图39和40分别是一种壁状发射极型双极型晶体管的截面图和俯视图，该晶体管具有较远的发射极和基极接线，布局不对称，
图41和42分别是一种双极型晶体管的截面图和俯视图，该晶体管具有嵌套型发射极，双基极与双集电极接触;
图43是按照本发明制作的一种横向PNP双极型晶体管的截面图。
下面详细叙述制作垂直型NPN双极型晶体管和PMOS、NMOS晶体管对以形成一种结合双极型和CMOS结构的集成步骤。同时也说明横向PNP双极型晶体管和其它变型的晶体管。双极型晶体管同CMOS晶体管对一起合作的方法在现有技术中是熟知的，因此，它们之间用以形成电路的具体连接方式将不再说明，本领域的技术人员采用这里的内容可以容易而有效地制作本发明的集成双极型和CMOS晶体管并进行内部电极的互连，以形成完成所需功能的电路。术语“MOS”（金属氧化物半导体）一字在本说明书中用以表示一类半导体器件，并不是指包括金属栅极导线和氧化物绝缘体的具体的器件。
现在参见附图1，这里画出了形成基极材料的P型基片[10]，在其上将形成一双极型晶体管和CMOS晶体管对。基片[10]可以是6～10欧姆.厘米或40～60欧姆.厘米范围内的P型半导体材料，（100）晶格点阵取向的半导体基片材料是最好的，但是也能够用其它取向的材料。首先使基片[10]暴露在约900摄氏度的潮湿氧气环境中，形成一个二氧化硅（SiO2）层[12]，通常称为氧化硅，这一层[12]生长一段足够的时间以形成约500～600
Figure 88100546_IMG1
的氧化物。
在氧化硅层[12]上沉积一层氮化硅（Si3N4）[14]，其厚度约为1300～1500
Figure 88100546_IMG2
，这一层氮化硅[14]是用传统的低压化学蒸汽沉积技术沉积的。然后把光致抗蚀剂掩膜层[16]用抛涂或其他方法涂敷在氮化硅层[14]上，在掩膜层[16]上制作图形以形成区域[18]和[20]，区域[18]和[20]确定接着要制作的N+隐埋层在基片上的位置。
掩膜层[16]光致抗蚀剂材料的图形是通过在选定的区域[18]和[20]除去光致抗蚀剂材料来实现的。暴露的氮化硅层[14]用已知的等离子氮化物蚀刻工艺蚀刻。在氮化物从选定的区域[18]和[20]除去后，对下面一层氧化硅[12]暴露出来的表面区域进行清洁，以除去氮化层[14]和氧化物[12]的残留的沉积物或残留物。
随后，对晶片进行离子注入，离子注入的区域如图2中箭头[24]所示，以形成N+半导体区域[26]和[28]，离子注入（杂质）[24]被强迫通过氧化硅薄层[12]，所用的是离子浓度在2×105个离子/平方厘米～5×105个离子/平方厘米范围之间的锑元素，这样可以获得约1.0×1019个原米/立方厘米的锑元素峰值浓度。离子注入在大约40Kev下进行，以获得所希望的注入浓度。图2说明经注入步骤形成N+隐埋层[26]和[28]之后的基片[10]。基片[10]然被加热至1100摄氏度以上约1小时，以驱使杂质深入基片，以及修复由于注入引起的晶体表面的损害。基片[10]按所指出的时间加热，以形成N+隐埋区[26]和[28]，深度约2.5微米，光致抗蚀剂层[16]可以在制作步骤过程中除去或剥去，使其不经受高温。
图3所描绘的基片截面图，其中的N+隐埋层[26]和[28]的表面部位已被氧化以在其上形成厚的氧化硅层[32]和[34]，这种氧化物层生长至约5000～7000
Figure 88100546_IMG3
的厚度为最佳，厚的氧化形成物[32]和[34]为以后的P型杂质注入形成掩膜，这种P型杂质注入形成相应的P-隐埋层。
氮化硅层[14]（图2）被除去，暴露出下面的氧化硅层[12]，这一氧化硅薄层[12]由去薄层操作法除去，为其后的P型注入作准备。
现在参见图4。如图中编号37所示的P型杂质被驱入P基片10的表面内。P型注入的剂量在6×1013离子/平方厘米～8×1013离子/平方厘米，所用能量为60Kev。硼被用作对基片[10]进入离子注入的杂质以形成P-隐埋层[38]、[39]和[40]。当硼离子被驱入基片时，厚得多的氧化物区[32]和[34]使下面的N+层[26]和[28]不受P型杂质[37]的影响，基片[10]被再次加热约半小时，达到约800～1000℃的温度，以驱使硼离子进入基片[10]，接着用氟化氢溶液除去基片[10]表面厚的氧化物[32]和[34]，结果，N+区[26]、[28]和P型层[38]～[40]暴露在基片[10]的上表面。
在图5中，按照本发明的下一制作步骤是沉积N-型半导体材料的外延层[44]，外延层[44]包括将要在其中形成双极型和CMOS晶体管池的半导体材料，对高性能的双极型晶体管而言，外延层[44]较薄，最好约1.5微米厚，约4～6欧姆·厘米的电阻对形成高质量的双极型和CMOS晶体管已经足够。外延生长过程中的高温会在隐埋层[26]、[28]，[38]～[40]以及外延层[44]之间出现一定程度的杂质上扩散。
随后，在外延层[44]的表面上生长氧化硅薄层[46]，在本发明的最佳形式中，氧化硅薄层[46]（图6）的厚度在约400～600 的范围内。随后，其表面利用低压化学蒸汽沉积工艺沉积一层厚度约为1400A的氮化硅层[48]。同样，如图6所示，在这一氮化物层[48]的表面上用抛涂或其它涂敷方法涂一层厚的光致抗蚀剂[50]，在光致抗蚀层[50]上制作图形，将露出的氮化物除去以形成将要在它下面形成N-池的区域[52]和[54]。
对处理后的基片[10]进行N型注入[58]，有效地形成池[60]和[62]，[60]和[62]位于由光致抗蚀剂掩膜[50]的开孔所确定的区域[52]和[54]内。池[60]和[62]是通过注入磷来形成的，注磷时使用的80Kev的能量和1.5×1012个离子/平方厘米～2.5×1012个离子/平方厘米的剂量，N池的浓度最好为约2×1016离子/立方厘米。然后除去光致抗蚀层[50]。
随着双极型和CMOS集成制作工艺的继续进行，半导体池[60]和[62]被氧化以形成厚的氧化区域[66]和[68]，这一氧化过程一直继续到半导体池[60]和[62]上形成约4000
Figure 88100546_IMG5
的氧化硅。处理后的基片[10]通过加热至高温退火，以驱使N-池[60]和[62]的杂质深入到外延层[44]，由离子注入引起的晶体损伤也在退火过程中得以修复，图6画出了到此为止按照本发明的制作步骤所形成的半导体。
接着除去氮化硅层[48]的剩余部分，它下面的氧化物薄层[46]用传统的去薄层技术除去。参照图7，对处理后的基片[10]进行离子注入[72]，把P型杂质，例如硼，注入到外延层[44]中，P型注入[72]时，所用能量为约4万电子伏特（40Kev），剂量约5.5×1012个离子/平方厘米～6.5×1012个离子/平方厘米，从而形成浓度约3×1016个离子/立方厘米的P-型池[74]、[76]和[78]。把经如此处理过的基片[10]加热约1小时，达到约100～1200摄氏度的温度，以迫使P型杂质更深入到外延层[44]。然后用氢氟酸溶液除去厚的氧化物区域[66]和[68]。
随着对处理过的基片[10]所进行的各种退火步骤，N-半导体池[60]和[62]以及P-半导体池[74]～[78]与下面的重掺杂的隐埋层[26]、[30]和[38]～[40]相融合，图8画出了具有P-和N-半导体池的基片的处理状况，处理后的基片[10]再次氧化，由此在池的上表面形成一层氧化硅薄层[80]。此外，在氧化硅薄层[80]上利用低压化学蒸汽沉积工艺沉积一层约1400 的氮化硅层[82]，另一组成本发明工艺的第三次掩膜的光致抗蚀层[84]被涂敷在氮化硅层[82]上，在光致抗蚀剂层上制作图形以便在P-池和N-池之间形成的PN半导体结上形成开孔[86]，另外，在光致抗蚀层[84]中形成开孔[88]，以便在N-池[60]中形成用来制作双极型晶体管深层集电极区域，然后，在光致抗蚀剂掩膜层[84]中开孔区域内用等离子蚀刻技术蚀刻掉氧化硅薄层[80]和氮化硅层[82]。
图9至11是P-隐埋层[38]和N-隐埋层[26]形成的PN结附近的放大示意图。如图9所示，P和N池[74]和[60]的半导体材料也被蚀刻至约900～1000
Figure 88100546_IMG7
的深度。P和N池材料露出的蚀刻表面被加以清洗，如果需要的话，可进行离子注入以便在相应的池内形成沟道阻挡。为了图的清晰起见，图中未画出沟道阻挡。处理过的基片[10]再置于氧化环境中形成薄的氧化硅层[90]，这一氧化层[90]约200～300
Figure 88100546_IMG8
厚，在基片的整个表面再沉积一层用低压化学蒸汽沉积的氮化硅薄层[92]，这一层也包括覆盖在沟槽的底部的薄氧化物层[90]和在沟槽周围先前沉积并制好图形的氧化硅[82]上。氮化物层[92]沉积的深度约400
Figure 88100546_IMG9
。
随后，在氧化层[92]上再沉积一层氧化硅[94]，所沉积的氧化物[94]约2000
Figure 88100546_IMG10
厚，这一层以化学蒸汽沉积工艺用四乙基邻硅酸盐（厚硅酸四乙酯）沉积。图9是经历了上述工艺的基片部位的横截面图。
图10表示经历了非均匀蚀刻后的基片[10]，非均匀蚀刻时有选择地除去了不需要的材料，即除去了沉积的整个氧化层[94]和第二氮化层[92]。湿氧化物蚀刻有效地除去了覆盖在沟槽[87]底部的氧化硅薄层[90]，湿法蚀刻在本质上是不均匀的，这样就蚀刻掉了氮化硅侧壁[96]下氧化硅层[90]的一部分，氮化硅侧壁[96]下部被蚀刻掉，如图中号码[98]所示，沟槽[87]的暴露区域被清洗以除去任何剩余的残留物，获得一个清洁的表面，不带有其它材料。
图11表示在沟槽[87]内形成了一层很厚的场氧化物[100]以后的基片[10]，基片[10]被置于充满氧气的环境中直至暴露的硅池材料被消耗至足以形成约8000
Figure 88100546_IMG11
的氧化物[100]。在形成这一氧化物时，基片的温度被升高至约900摄氏度，并保持一段足以生长8000
Figure 88100546_IMG12
氧化硅[100]的时间。在氧化物[90]下的硅材料由氮化层[82]保护不受氧化环境的影响。因此，氧化物没有增厚。
从基片[10]的表面剥去氮化层[82]，在半导体池的表面生长氧化硅薄层[102]，如图11所示。在基片的整个表面上进行阈值调节注入[104]以获得所希望的阈值电压。NMOS和PMOS晶体管在这一阈值上可以导通。所注入的杂质可以是硼，其剂量足以获得所希望的阈值电压即可。
接着，光致抗蚀剂掩膜层[106]涂覆在基片[10]的表面，并在其上制作图形以形成深层集电极区域[108]。N+深层集电极[110]也是通过光致抗蚀剂掩膜[106]上的图形所确定的开孔[108]注入磷来形成的。磷的剂量约2×1016个离子/平方厘米～3×1016个离子/平方厘米，并用约10万电子伏特（100Kev）来形成深入双极型晶体管池[60]的重掺杂集电极[110]。图12表示形成了深层集电极[110]之后的基片[10]，光致抗蚀层[106]被从基片的上表面剥去，前栅氧化硅层[102]同时被剥去。
基片[10]被再次置于硅氧化环境中，在基片表面生长厚为200
Figure 88100546_IMG13
的硅层[111]，如图13所示。可以看出，栅极氧化层[111]覆盖住将要在其中形成双极型晶体管的N-池[60]，将要在其中形成PMOS晶体管的N-池[62]，以及将要在其中形成NMOS晶体管的P-池[78]。重要的是，氧化层[111]在CMOS晶体管对栅电极下面晶体管导电沟道之间形成了绝缘体，氧化层[111]的厚度可以改变，以实现对CMOS晶体管阈值的进一步调节。
按照本发明的主要技术特征，双极型晶体管的发射极是利用多晶硅沉积工艺来形成的，下面叙述这一工艺细节。用于形成双极型多发射极的多晶硅材料也由与用来形成CMOS晶体管对栅电极同一工艺步骤来沉积。参见图13，多晶硅薄层[112]被沉积在基片的整个表面，多晶硅的深度最好在900～1100
Figure 88100546_IMG14
之间，也可以采用其它的厚度。至此，第5光致抗蚀剂掩膜层[114]涂覆在晶片表面，在其上形成图形以形成双极型晶体管的开孔[116]，光致抗蚀层[114]具有足够的厚度以便为P型杂质注入[118]提供掩膜，在P型杂质注入[118]中，硼离子被驱使通过多晶硅层[112]和氧化薄层[111]以形成半导体基极区[120]。
进行基极注入[118]时，硼的剂量约1～2×1014个离子/平方厘米，所用能量约6万电子伏特。如图13所示，注入[118]形成一个沿N-池[60]的整个表面延伸的横向基区[120]，光致抗蚀剂掩膜层[114]被除去，另一层光致抗蚀剂[122]，它是本发明的第6次掩膜，被涂覆在基片表面。
图14表示形成内部发射极开孔[123]和集电极接触开孔[124]的第6光致抗蚀剂掩膜[122]。对多晶硅薄层[112]和氧化硅薄层[111]施行干式化学蚀刻以除去开口双极型晶体区域中的这些材料一直到注入表面[120]为止，在光致抗蚀剂掩膜层[122]下的各种沉积层并不被干式蚀刻所除去。暴露出的基极中间层区域[125]用常用的Piranhe或RCA清洗剂清洗。基片[10]在高温下退火几分钟以迫使双极型晶体管基极注入[120]更深地进入N-池[60]。在退火以后，半导体池[60]的露出表面被进一步清洗以确保没有残留的氧化物停留在表面上，用10%的氟化氢清洗液来清洗其上表面。
用传统的沉积工艺在晶片的整个表面上沉积一层较厚的第二多晶硅层[126]。该第二多晶硅层[126]厚约4000
Figure 88100546_IMG15
，同前此沉积的约1000
Figure 88100546_IMG16
厚的第一层[112]相融合。图15说明在NMOS栅极氧化物和PMOS晶体管栅极氧化物[111]上，以及在双极型本征多发射极、基极界面区域[125]和集电极[110]上形成多晶硅复合层[128]的第二多晶硅层。多晶硅[128]被大剂量的N型杂质例如磷注入。覆盖在栅极氧化物[111]上的重掺杂的多晶硅，在制作图形及蚀刻以后，将形成相应的NMOS和PMOS晶体管的栅极导电体。在发射极/基极界面[125]上形成的重掺杂的多晶硅则为在下面的基极[120]内形成下面的发射极区提供了扩散剂，重要的是，掺杂多晶硅[128]在发射极/基极界面[125]处与基极区域[120]形成物理的和电学的接触。对多晶硅的注入[132]最好在约85Kev、浓度为1.5～2.5×1016个离子/立方厘米的下进行。
接着，第7光致抗蚀剂掩膜层[135]被抛涂在晶片的表面，并制作图形，如图16所示。对露出的多晶硅层进行蚀刻，而在MOS晶体管栅极绝缘体[136]和[134]上，以及在双极型晶体管发射极/基极界面[125]和深层集电极[110]上的多晶硅仍保留在位置上。多晶硅区域[140]形成双极型晶体管集电极电极的一部分，只有重掺杂的多晶硅发射极[142]接触界面[125]内的基区[120]，但同时叠盖住部分栅极氧化物[111]。这样就降低了形成这种嵌套发射极结构的掩膜对准的临界性（精度）。在形成壁状发射极结构时，将在双极型晶体管区域上的光致抗蚀剂掩膜[135]制作图形，其抗蚀剂边缘要求与栅极氧化物薄层[111]中开孔的边缘垂直对准。
光致抗蚀剂掩膜层[135]被剥去以继续进行其后的制作工序，如图17如示。随着本发明制作工艺过程的进行，一层类似的2500
Figure 88100546_IMG17
的氧化硅[144]被沉积在基片的表面上。类似氧化层[144]可以包括用传统的等离子技术沉积的四乙氧基硅烷。由图17可见，沉积的氧化硅层[144]同栅极氧化物层[111]以及形成栅极绝缘体[134]和[136]的MOS晶体管氧化层相融合。
类似的氧化物层[144]被在垂直方向上非均匀蚀刻，由此产生图18中的形成物。非均匀蚀刻工艺一直进行到约除去2500
Figure 88100546_IMG18
的氧化硅，即，仅留下沉积在MOS晶体管栅极多晶硅/氧化物结构[146]和[148]的侧壁上，以及在双极型晶体管发射极结构[150]的侧壁上的氧化物。在NMOS晶体管中形成轻掺杂漏极型结构。以消灭热电子效应时侧壁氧化物[152]是很重要的。侧壁氧化物[154]和[156]不会对PMOS晶体管和双极型晶体管产生有害的影响。
图19表示双极型晶体管环形发射极岛[158]。该双极型晶体管的基极和发射极结构可以用其他布局构成，下面对此将作更详细的描述。
如图20所示，第8光致抗蚀剂掩膜层[162]被抛涂在晶片的表面。在这一掩膜层[162]上制作图形以形成NMOS晶体管中的源极和漏极开孔并进行离子注入[165]以便在NMOS晶体管内形成重掺杂半导体区[164]和[166]，半导体区[164]和[166]自动对准栅极结构[170]形成源极和漏极，上面提到的N++注入是用砷和/或磷来实现的，剂量为5×1015个离子/平方厘米，能量为15万电子伏特（150Kev），随后，除去光致抗蚀层[162]。
晶片接着准备用P型杂质注入形成P沟道MOS晶体管区域和双极型晶体管的基极接触。参见图21，在基片表面上抛涂第9光致抗蚀剂掩膜[171]，并在其上制作图形以形成PMOS晶体管源极和漏极区域[172]和[174]的开孔，以及在双极型晶体管基极[120]中的接触区开孔[176]，[178]。然后，对晶片注入硼以形成P+MOS晶体管源极[180]和漏极[182]区域。源极区[180]和漏极区[182]自动对准栅极结构[168]。
P+硼离子注入也在双极型基极区[120]内形成高浓度的掺杂区[184]和[186]，虽然P型注入的双极型区在截面图中画成两个区域，实际上基极接触是环形的，并围绕发射极岛结构[158]。硼注入剂量约5×1015个离子/平方厘米，能量约3万电子伏特（30Kev），光致抗蚀剂掩膜层[171]被除去。
然后，基片在约900摄氏度的温度下退火30～90分钟，以驱使NMOS晶体管源极[164]和漏极[166]区的N+杂质进一步深入到栅极氧化物[134]下面。PMOS晶体管源极[180]和漏极[182]区的P+杂质也在晶体管池[62]内进一步扩散，在栅极氧化物[136]下横向延伸一小段距离。形成双极型晶体管非本征基极接触的P+掺杂区[184]和[186]也进一步向下扩散。发射极多晶硅的N++杂质被驱向下面的基极区域[120]，由此形成发射极[188]。基区[120]形成了双极型晶体管的半导体壕。如下面将要详细描述的那样，按照本发明，双极型晶体管可以用壕区制作，其面积小于已有的双极型晶体管，按照上述步骤加工的基片画在图21中，只要一次退火步骤，各种半导体区域的杂质就可以扩散和激活，以形成适当的半导体晶体管元件。
随后，用硫酸和氟化氢溶液依次清洗晶片，在基片表面沉积一层1000
Figure 88100546_IMG19
的钛，然后，将基片的温度在富含氮的惰性环境中升高至约675摄氏度并保持不到1小时的时间以使钛起反应，凡是钛与硅相毗邻的地方，就形成导电的钛的硅化物。凡是钛与氧化硅相接触的地方，例如钛与其下场氧化物区相接触时，就形成导电的钛的氮化物。基片表面由稀释的盐酸溶液清洗。
图22中，氮化钛（TiN）用剖面线[190]表示，而硅化钛TiSi2用线[192]表示。由于P+基极接触区[184]和[186]与钛的反应，形成了硅化钛区域[194]和[196]。在PMOS和NMOS晶体管的源极区和漏极区内也产生同样的反应，形成相应的横向源极和漏极接触导体。
随后，在反应后的钛层上涂覆光致抗蚀剂掩膜[198]，并在上制作图形以形成晶体管器件各接线端或各导电的内部接线如图23所示。图中，氮化钛未被掩膜掩蔽的部分用适当的蚀刻剂除去。重要的是，制有图形的光致抗蚀剂部分[199]有效地形成了下面作为双极型晶体管基极[120]的接触的区域，形成的接触从晶体管横向延伸至覆盖在厚的场氧化物[200]上的位置。通过这一结构，可以制作小面积的双极型晶体管无需担心一些挤得很紧的电极如何容纳，以及随之而来的掩膜对准问题。在图23的实施例中，第2基极接触区由光致抗蚀剂掩膜段[202]形成，类似地，通过利用掩膜段[204]来形成源极导电体区和利用掩膜段[206]来形成漏极导电体区，MOS体管也可以做得十分小。掩膜段[204]和[206]都分别在场氧化物[208]和[209]的一部分上面，由此提供了在横向分离位置上的各晶体管的连接线。NMOS晶体管的图形与此相类似。接着除去有图形的光致抗蚀剂。
如图24所示，包括氮化钛的第1横向基极接触区[210]，通过重掺杂的P+非本征基区[184]及其上的硅化钛区[194]与半导体本征基区[120]形成电气接触。包括导电硅化钛的隐埋发射极接触区[214]与多晶硅导电体[142]形成电气接触。发射极多晶硅[142]和硅化钛[214]形成隐埋接触，与下面的半导体发射极作用区[188]形成电气接触。如上所述，发射极区[185]是多晶硅[142]的掺杂剂在下面基区[120]的本征或作用部分内扩散而形成的重掺杂区。双极型晶体管效应出现在发射极区[188]、发射极区[188]下面的本征基区[120]、N-池[60]以及N+深层集电极[110]之间。深层集电极的接触是通过导电多晶硅[140]至钛的硅化物条带[216]来实现的，第2氮化钛条带[218]则形成第2横向接触区，提供至本征半导体基区[120]的第2电气连接。这一接触通过P+基极接触区[186]和硅化钛中间层[196]实现。
双极型晶体管由厚的表面场氧化层[200]和[220]横向隔离。双极型晶体管的下表面基片的隔离则由P-池[74]和[76]提供。N-外延伸集电极区[60]十分薄，所以提供了一种高性能的双极型晶体管，隐埋的N+次层[26]降低了双极型晶体管的串联集电极电阻，使晶体管具有低的集电极饱和电压。N+隐埋层[26]增加了对相邻晶体管的抗闩锁性。
PMOS和NMOS晶体管采用类似于双极型晶体管的布局形成，PMOS晶体管包括一部分覆盖着厚的场氧化物[208]且与源极区域上的硅化物中间层[234]接触的横向氮化钛接触[232]。源极中间层[234]是与PMOS晶体管源极区域[108]的电气接触。栅极硅化钛层[236]与下面的导电多晶硅[168]形成电气接触。在硅化钛栅极元件[236]上加一个电压就能在栅极氧化薄层[136]的两端产生电场，从而在下面的N-壕[62]内形成反向或耗尽区，因而在PMOS晶体管源极[180]和漏极区[182]之间形成导电沟道。晶体管漏极[182]通过中间层硅化钛区[246]连接至横向扩展的氮化钛接触[238]，这一横向扩展的漏极接触[238]部分地覆盖住厚的场氧化物[209]。应当指出，从横截面看上去，PMOS晶体管的结构与双极型晶体管相似，下面叙述双极型和CMOS晶体管布局的其他类似之处。
NMOS晶体管在P型壕[78]的面上形成，位于场氧化物厚层[209]和[244]之间。NMOS晶体管源极区[164]通过中间硅化物层[246]连接至横向扩展的氮化钛导电体[248]。导电体[248]从NMOS晶体管横向延伸，部分地覆盖住厚的场氧化物[209]。以类似的方法实现至晶体管漏极[166]的电气连接，即，通过中间硅化物[250]连接至覆盖场氧化物厚层[244]的横向扩展的氮化钛导体[252]，在硅化钛栅极接触[254]上加的一个电压通过多晶硅层[170]在栅极氧化物[134]下的P-壕[78]内形成导电通道。这样，电流就可以从源极区[164]流至晶体管漏极区[166]。
图25是一个集成了双极型和CMOS电路的实例的横截面图，上面具有金属化和钝化层。钝化层[258]包括沉积在基片面上的氧化硅厚层，它被涂上掩膜和制作图形以形成晶体管的金属接触电极的开孔。双极型晶体管基极电极[260]和[262]用传统的掩膜和图形形成导电金属，导电金属充满钝化层[258]中的开孔，接触横向扩展的基极接触[210]和[218]。虽然没有画出，双极型晶体管基极电极[260]和[262]是由在基片上表面另一位置的金属化（未画出）连接在一起的。发射极电极[264]通过钝化氧化物[258]中的相应开孔形成，与下面的硅化物隐埋发射极接触[214]相接触。在实际中，发射极电极[264]可能从下面的隐埋发射极接触[214]横向偏移，部分覆盖周围的场氧化物。在图25所示的实施例中，深层集电极[110]区是横向的，并从基极和发射极区略微移开些。至深层集电极[110]的接触是由集电极电极[266]实现的，它是通过钝化的氧化物[258]中的开孔形成的，并与硅化钛集电极接触[216]接触。重掺杂的多晶硅[140]在深层集电极区[110]和硅化钛接触[216]之间提供电气连接。
由这种双极型晶体管的结构可见，所需的各种接触电极并不需要互相挤在一起，也不需要垂直地对准双极型晶体管的下面小面积区域，这就简化了各种掩膜的套齐或对准，基极电极[260]和[262]与下面横向扩展的接触条带[210]和[218]的对准也被简化连到相应的条带上的任何表面区域都可以形成可靠的连接线。在钝化的氧化层[258]内形成开孔的掩膜略有失调的情形下，可以看出，不会产生有害的影响。
PMOS和NMOS晶体管的电气接触电极类似地通过在钝化的氧化物[258]中形成开孔，并在其上沉积相应的金属化材料来构成，具体地说，PMOS晶体管包括与横向伸展的源极接触条带[232]接触的源极电极[268]。一栅电极[270]通过硅化钛[236]接触栅极多晶硅[168]，通过电极[272]形成至MOS晶体管漏极[182]的电气接触。漏极电极[272]接触在其下形成的横向伸展的漏极接触条带[238]。NMOS晶体管电气接触的实现方法与此类似;NMOS晶体管包括金属的源极电极[274]、栅电极[276]和漏极电极[278]。
图26是按上述步骤制作的集成双极型和CMOS结构的截面图，图中钝化和金属化层省略以使晶体管的特征更为清楚，这一图进一步说明双极型和CMOS器件布局的相似性。
图27说明按照本发明制作的另一个双极型晶体管[280]。本领域内的技术人员可以根据上述说明制作具有图27所示横截面和图28所示的俯视布局的晶体管。晶体管[280]可以制作在P型基片[10]上，N+隐埋层[282]形成在P型次层[284]和[286]之间，双极型晶体管[280]在形成晶体管池的N-型外延薄层[288]内形成。在本发明的这一实施例中，双极型晶体管[280]包括N+深层集电极[290]，横向伸展并覆盖在厚的场氧化物[294]上的导电接触条带[292]。金属端电极[295]与横向伸展的氮化钛集电极导电体[292]接触。导电条带[292]通过硅化物中间层[296]和N+半导体壕区[298]连接到深层集电极[290]，隐埋发射极接触[300]包括硅化钛上层[302]，以及与下面发射极区[306]相接触的重掺杂多晶硅导电体[304]。发射极区[306]在P-本征基区[308]内形成。
非本征P+基区[310]在本征基区[308]和硅化钛中间层[312]之间形成。硅化物[312]是钛和P+壕[310]反应的结果。如上所指出的，氮化钛条带[314]也是在氮气氛中与钛反应而形成的，金属基极电极[316]就连接在这一氮化钛导电体上。
图28表示发射极导电体[304]的横向延伸，用以提供至晶体管[280]发射极结构的自动对准的电气接触，通过与覆盖在多晶硅导电体[304]上的硅化钛[302]相接触的金属电极[318]构成至双极型晶体管[280]发射极[306]的接触。横向伸展的硅化钛条带[302]和多晶硅[304]通过隐埋接触结构[300]与晶体管发射极区[306]接触。
图27和28的双极型晶体管[280]的布局允许深层集电极[290]的位置非常靠近本征基区[308]和发射极[306]，采用最小1微米的线宽和0.75微米的最小对准容差的设计规则，这种晶体管布局仅需约12.5平方微米的壕面积。采用上述布局，一条横向伸展的导电带[314]提供了至晶体管基极[308]的连接，而一条相对位置并横向伸展的导电带[292]则提供了至晶体管集电极[290]的远距离连接。而且，横向和前向伸展的硅化物条带[302]实现了至晶体管[280]发射极区[308]的连接。从图28显然可见，不但在形成双极型和CMOS晶体管时使用了普通的制作步骤，而且双极型晶体管[280]与图26中MOS晶体管的布局十分类似。
图29和30是另一种布局的双极型晶体管[320]，按该布局，并不形成以覆盖方式延伸在周围场氧化物[322]上的导电带。双极型晶体管[320]包括N-池[324]，其中形成一P-基极壕[326]，基极电极[328]由硅化物中间层[332]和P+区[324]形成与本征基极[326]的电气接触。集电极则与下面的硅化物层[340]和重掺杂N+区[342]接触，深层集电极[344]、半导体发射区[346]和本征基区[326]之间发生双极型晶体管作用。重掺杂的多晶硅[348]和硅化物上层[350]的复合条带形成了至发射极区[346]的电气连接。如图30所示，发射极电极[352]经相应的硅化物提供了面接触，多晶硅层[350]和[348]与半导体发射极区[346]接触。采用如上所述的设计规则，按照这一实施例构成的双极型晶体管壕仅需约15.62平方微米的壕面积。此外，此晶体管布局减小了基极和集电极电阻，由此提高了器件的速度。
图31和32分别画出了双集电极双极型晶体管[352]的横截面和俯视图。外延池[354]中形成了第一重掺杂N+深层集电极[356]和相对安置的深层集电极[358]。金属集电极电极[360]与在重掺杂多晶硅导电体[364]上形成的硅化钛层[362]相接触，多晶硅导电体[364]与重掺杂的N+深层集电极区[356]相接触。集电极导电层[362]和[364]部分地覆盖在场氧化物区[366]和[368]上，由此为掩膜对准提供大的横向面积以便在其上设置金属电极[360]，第二集电极接触结构[370]的制作与此类似。
双极型晶体管[352]的基极包括本征基区[372]，在此基区中形成发射极区[374]。非本征基区[376]从本征区[372]横向延伸，出现在N-池[354]的面上。双叉型氮化钛导电体[378]部分地围绕硅化物非本征基区[376]。硅化钛条带[380]与双叉型段[378]一起，在周围场氧化物上伸展，并与金属基极电极[382]接触，电极[382]包括双极型晶体管[352]的基极端。如上面描述的其它实施例那样，晶体管[352]的发射区[374]包括一隐埋发射极接触[384]，后者连接至部分覆盖厚的场氧化物（未画出）的横向伸展的硅化物条带[386]上。金属发射极电极[388]与横向条带[386]形成电气接触，由此维持与半导体发射区[374]的接触。使用上面提出的设计规则，按照这一特征的双极型晶体管壕仅需13.75平方微米的晶片面积。
图33、34和35说明按照本发明的原理和概念构成的另一个实施例双极型晶体管[390]。这实施例的特征是本征基极[392]较小，因此改进了晶体管的性能，按指出的设计规则，具有这一布局的晶体管壕仅需约17平方微米的晶片面积。
图33和34中描述的晶体管[390]是壁状发射极型的对称结构。图35中示出了N+发射极区[394]的壁状发射极结构的横截面，利用图33和35所指出的壁状结构，重掺杂多晶硅发射极[394]与本征基区[392]可以充分接触。在侧壁氧化物[396]之间不存在薄的氧化硅，其中形成的是一部分多射极[398]，而且，多发射极[398]的宽度基本等于发射极区[394]的宽度，彼此充分接触。这样，发射极[394]能够有较大的面积，而晶体管本身的面积却是较小的。
壁状发射极晶体管[390]还包括对称的深层集电极[400]和[402]。掺杂多晶硅[404]和硅化钛层[406]为深层集电极区[400]和[402]提供了集电极接触的中间层。金属电极[408]通过钝化层开孔（未画出）与硅化钛[406]形成电气接触。
一对金属基极接触[410]和[412]实现了与覆盖在非本征基区[418]和[420]上的硅化钛的表面层[414]和[416]的电气接触。
如图34所示，多电极[408]用于确保对于深层集电极区[400]和[402]的低电阻接触。图35画出了一种通过硅化钛/多晶硅条带[424]连接至多发射极[398]的分离开的发射极电极[422]。
图36是一种壁状发射极型的双极型晶体管[430]，它在其他方面类似于图31和32中嵌套型发射极晶体管[352]的结构。确实，图36中晶体管[430]的横截面图与图31中的基本一致。晶体管[430]包括一个与上面的硅化钛层[434]及与下面的重掺杂的N+半导体发射区相接触的多发射极[432]。和上面所述的其它壁状发射极晶体管一样，多发射极[432]的整个长度和宽度都和下面的发射极区相接触。图中本征基区用编号[438]表示，深层集电极用[440]表示，双叉型基区接触[442]与非本征基区[444]接触。
参见图36，硅化物多晶硅壁状发射极在一个方向上横向伸展以便和分开的发射极电极[446]接触。双叉型基极接触[442]包括氮化钛，后者在位于[448]的场氧化物上面。多晶硅垫层[450]位于氮化钛之下，而基极金属电极[452]与钛条[448]形成接触。
当使用上述设计规则时，晶体管[430]仅需约8.25平方微米的壕面积。这个小壕区包括本征和非本征基区[438]和[444]，使得晶体管[430]能够在较小的晶片面积上制作。
图37和38是具有对称深层集电极[456]和[458]的NPN壁状发射极晶体管[454]。壁状发射极区[460]在本征基区[462]内由如上所述的高掺杂多晶硅发射极[464]的杂质扩散形成。非本征基极[446]与本征基极[462]的侧面形成接触，硅化钛[468]覆盖住非本征基极[466]，基极电极[472]与非本征基极硅化物[468]形成接触。由编号[464]表示的材料是多晶硅。发射极接触[476]通过多晶硅[464]与发射极[460]形成电气连接。
在制作图37和图38的壁状发射极晶体管时一共使用了8.88平方微米的壕总面积，由于面积小，寄生元件被有效地减少，晶体管的作用得到增强。而且，晶片的集成密度也得以提高。
在图39和40中是按照本发明构成的又一种类型的壁状发射极NPN晶体管[478]。这一实施例类似于上一个实施例中所描述的晶体管[454]，但是多了一个氮化钛条带[480]，从非本征基区[482]伸展至较远的位置，覆盖在围绕晶体管[478]的场氧化物[484]上。非本征基区[482]的上表面包括一个硅化物层[486]，它起着氮化钛条带[480]和非本征基区[482]之间中间层的功能。氮化钛条带[480]有一个斜角，如图40所示，以便可以和发射极接触[476]基本对齐。基极接触电极[488]与多晶硅垫层[490]形成接触。
当使用上述设计规则时，可以只用约4.5平方微米的晶片面积来制作晶体管壕。
图41和42的NPN晶体管[492]类似于图33和34的晶体管[390]，不过是嵌套型发射极，而不是壁状发射极。如图42所示，沿剖面线33的横截面基本上与图33中所示的相同。嵌套型结构的晶体管[492]如图41所示。晶体管[492]包括一个发射极[494]，它是由重掺杂多发射极[496]的N型杂质，通过薄氧化硅[498]中的开孔扩散而成的。薄氧化硅[498]与侧壁绝缘体（未画出）连在一起。上面对制作嵌套型发射极晶体管的技术作了详细叙述。发射极区[494]的面积很小，并扩散在P-本征基区[500]内。具有如图42所示的布局的双极型晶体管，壕的面积仅占据20平方微米左右。
图42的双极型晶体管[492]还包括深层集电极区[502]，集电极电极[504]与之形成接触。发射极电极[506]由制作图形的金属层形成，该金属层与多晶硅发射极条带[496]相接触。发射极电极[506]通过导电的多晶硅条带[496]与发射极区[494]接触。一对基极接触电极[508]和[510]通过相应的非本征基区[512]和[514]连接至位于发射极区[494]之下的本征基区[500]。
图43是一种横向PNP双极型晶体管的剖面图，图中用编号[516]表示。晶体管[516]包括一个P+发射极区[518]，一个N-基区[520]和一个P+集电极[522]。为了避免电压击穿，一个略微掺杂的P-区[524]与重掺杂的集电极区[522]形成接触，并位于集电极和发射极区[518]之间。发射极区[518]和集电极区[522]在基极池[520]的面上形成，并且有相应的硅化物层[526]和[528]。当用钛作为导电材料时，层[526]和[528]包括硅化钛。另外，氮化钛导电带[530]和[532]与硅化物层[526]和[528]相接触，并且覆盖在相应的场氧化区[534]和[536]上。
为了和晶体管基区[520]接触，设置了多晶硅和硅化物结构[538]，这一接触结构[538]在制作上类似于前面叙述的隐埋发射极结构。具体地说，PNP晶体管基极接触结构[538]包括氧化硅[540]，带有侧壁[542]，其中形成一多晶硅条带[544]和一硅化钛[546]。虽未画出，但导电的多晶硅[544]通过氧化硅薄层[540]中一个开孔与半导体基区[520]接触。晶体管[516]可以用与上述图1～25中同样的工艺步骤来制作。
上面叙述了一种集成双极型和CMOS的制作工艺。按照本发明形成的半导体结构制作成本得到降低，面积大大减小。这主要地由于简化了制作双极型和MOS晶体管的工艺步骤。各种掩膜步骤可以结合起来，以同时形成双极型和MOS半导体区和线条。
本发明中所用的分层多晶硅工艺能够使双极型晶体管发射极和MOS晶体管栅极结构在同一工艺步骤中形成。用这种工艺既可以得到嵌套型也可以得到壁状发射极结构。形成MOS晶体管栅极导体和双极型晶体管发射极的多晶硅沉积物用杂质注入，可以为MOS晶体管形成高导电的栅极电极，为双极型晶体管形成高浓度杂质的发射极元件，高掺杂的多晶硅发射极元件随后被扩散至本征基区内以形成双极型发射区，其后形成的多晶硅层完成了相应双极型和MOS晶体管的发射极和栅极结构。
掩膜配准的约束在本发明中得以缓解，这是通过形成从晶体管区横向延伸至部分覆盖场氧化物位置的导电条带来实现的。用这样的方法，还降低了金属化接触图形垂直对准的要求，此外，晶体管线宽本身可以缩小至亚微米级，而不需要增加较小晶体管区接触的对准精度。
电路工作方面也具有优点，这是因为在具有隐埋N+和P井（池）和N-、P-浅井（池）的外延薄层内形成双极型和MOS晶体管。采用这种类型的半导体结构，双极型晶体管的工作特性得到增强，提高了相邻晶体管的抗闩锁性。双极型晶体管的串联集电极电阻的降低，对工作特性来说，也是有利的一面。
虽然上面披露了关于本发明的最佳实施例，但是应该清楚，可以作出许多细节上的变化，这只是工程的选择问题，并没有超出由权利要求书所阐述的本发明的精神实质和范围，而且，熟悉本技术的人员可以发现，为了实现上述个别优点，并不需要把本发明的所有各种优点和特点都集中用于一种集成电路。

Claims (25)

1、一种制作双极型晶体管的方法，包括下列步骤：
在基片上形成一由场绝缘体围绕的半导体池，
在所述的半导体池中形成基极、发射极和集电极半导体区，
形成一个覆盖在所述的发射极区上的导电多晶硅层，
形成与每一所述的基区、多晶硅和集电极区接触的金属条带，所述的多晶硅在所述的场绝缘体上横向延伸，
使所述的金属起反应以形成导电硅化物接触条带，以及，
形成与每一所述的硅化物接触条带相接触的端电极。
2、如权利要求1的方法，还包括：
形成嵌套结构的发射极区，其步骤是：
在所述基区上形成薄的绝缘层，在绝缘层中形成开孔，在所述开孔上形成重掺杂多晶硅层，通过该开孔与基区接触，在所述开孔周围的多晶硅上制作图形，以便在紧接开孔处形成薄的绝缘层。
3、如权利要求2的方法，还包括：
在所述的多晶硅上形成侧壁氧化物，
在所述的基区中形成非本征半导体基区，与所述侧壁氧化物自动对准。
4、如权利要求3的方法，进一步包括：
把所述的多晶硅的掺杂剂扩散至由所述开孔暴露的基区部分中形成发射极区。
5、如权利要求1的方法，进一步包括：
形成壁状结构的发射极区，其形成步骤为：在所述的基区上形成薄的绝缘层，
在所述的绝缘层上形成开孔，
在所述的开孔上形成重掺杂多晶硅层，通过所述开孔与所述的基区接触，在所述多晶硅上制作图形，使其边缘与所述开孔对准。
6、如权利要求5的方法，进一步包括：
把所述的多晶硅的掺杂剂扩散至被开孔暴露的基区部分内以形成发射极区。
7、一种制作双极型晶体管的方法，包括下列步骤：
形成第一导电类型的第一和第二半导体池，每一所述的池由环绕着的绝缘材料横向绝缘，所述的池确定形成第一类双极型晶体管和MOS晶体管的区域，
形成第二导电类型的第三半导体池，所述的第三池由绝缘材料与所述的第一和第二池绝缘，所述的第三池确定在其中形成第二类MOS晶体管的区域，
在所述的第一、第二和第三池上形成第一薄绝缘层和第一多晶硅层，
在所述的第一池中形成相邻的本征和非本征半导体区，由此形成双极型晶体管的本征和非本征基区，
在所述的第一薄绝缘层和所述的第一多晶硅层上制作图形以便在所述的第一池中形成开孔，由此形成双极型晶体管的发射极区，同时，在所述的第二和第三池中形成环形岛，由此形成第一和第二类MOS晶体管的栅极元件，
形成覆盖在所述的第一多晶硅层上的第二多晶硅层，以便在所述的第一池中形成对应于发射极导电体的区域，以及在每一所述的第二和第三池中形成对应于栅极导电体的区域，
对第二多晶硅层进行掺杂，同时在所述的第三池中形成一对半导体区，以形成MOS晶体管源极和漏极区，
驱使掺入到覆盖在所述第一池上的第二多晶硅中的杂质进入所述的本征基区，
在所述的非本征基区中形成第二导电类型的半导体区，在所述的第二池中形成第二导电类型的一对半导体区，由此形成MOS晶体管源极和漏极区，
在所述的第二多晶硅层上形成第二绝缘薄层，在所述第二和第三池的多晶硅栅极上和所述的第一池的发射极上形成一层导电材料，
在所述的重掺杂的本征基区和与其相邻的所述周围绝缘材料上形成所述的第二绝缘薄层和所述的导电材料条带，
在所述的第一池中形成深层集电极，
在所述的深层集电极和相邻的绝缘材料上形成所述的第二绝缘薄层和导电材料条带，
在所述的第二绝缘薄层和覆盖第一和第二类MOS晶体管所述漏极区上的第二绝缘薄层和导电材料上形成多根条带，每一条带同时覆盖与所述MOS晶体管的源极和漏极区相邻的一部分绝缘材料，
使第二绝缘薄层与导电材料反应以形成硅化物，以及，
形成至所述的硅化物的电气接触，由此提供至双极型晶体管的基极、发射极和集电极区的连接线，以及至MOS晶体管的源极、漏极和栅极的连接线。
8、如权利要求7所述的方法，其特征在于所述的本征和非本征基区由通过所述的第一薄绝缘层和所述的第一多晶硅进行的注入同时形成。
9、如权利要求7所述的方法，进一步包括：
在所述的深层集电极上形成金属硅化物接触，在与所述的第一池的绝缘材料上形成所述的硅化物接触。
10、如权利要求7的方法，进一步包括：
形成硅的类似层，不对称地除去所述的类似层，使一部分类似层保留在多晶硅发射极和栅极元件的侧壁上。
11、一种制作集成双极型和MOS晶体管的方法，包括下列步骤：
同时形成一对第一导电类型的半导体池以确定第一类的双极型晶体管位置和MOS晶体管位置，
同时形成一对第二导电类型的半导体池，以确定第二类MOS晶体管的位置和隔离所述的第一导电类型的所述的半导体池的区域，
在所述的双极型晶体管位置内形成半导体基区，
在所述MOS晶体管的两个位置内同时形成栅极绝缘体和栅极导电体，以及形成所述双极型晶体管位置的基区中的发射极区的一发射极绝缘体和发射极导电体图形，
同时对所述的第二类发射极导电体的MOS晶体管的池进行注入以在其中形成源极和漏极区，
把发射极导体的注入杂质扩散入所述基区以形成发射极区，
在与所述的双极型晶体管的池中形成半导体集电极区，
同时在所述的双极型晶体管的基区中形成重掺杂的半导体区，及在所述的第一类MOS晶体管的池中形成半导体源极和漏极区，
同时形成接触所述的双极型晶体管的基极、发射极和集电极区，以及接触相应MOS晶体管的所述的栅极、漏极和源极区的多个端导电体。
12、如权利要求11的方法，进一步包括在所述的发射极导体和所述半导体发射区之间形成隐埋接触的步骤。
13、如权利要求12的方法，进一步包括：
通过在所述的发射极区和所述的发射极端导体之间形成导电多晶硅以形成所述的隐埋接触。
14、如权利要求11的方法，进一步包括：
同时在所述的双极型晶体管发射极导体上和所述的MOS晶体管导体上形成侧壁绝缘物，将所述的半导体发射区与其它半导体区横向隔离，并隔离MOS晶体管的所述的源极和漏极半导体区，形成所需长度的导电沟道。
15、如权利要求14的方法，进一步包括：
形成所述的双极型晶体管侧壁绝缘体，分隔所述的发射极区与非本征基区。
16、一种形成集成双极型和场效应晶体管的接触的方法，包括下列步骤：
在半导体块的面上形成基极、发射极和集电极半导体区，由此形成所述的双极型晶体管，
在半导体块的面上形成离开的源极和漏极半导体区，以及形成一个栅极结构，在其中形成导电沟道，由此形成所述的场效应晶体管，
形成至少是由绝缘材料部分环绕着的所述的双极型和所述的场效应晶体管，
在所述的绝缘层上的双极型和场效应晶体管上形成金属导电层，
使所述的金属反应以生成导电硅化物，
在所述的反应后的金属上制作图形以形成接触所述的基极、发射极和集电极半导体区的导电条带，形成接触所述的源极、漏极半导体区以及所述的栅极结构的导电条带，
在至少一条所述的双极型晶体管和所述的场效应晶体管的导电条带上制作图形，以涂敷所述的绝缘材料，以及，
形成至每一所述制成图形的条带的接触电极。
17、如权利要求16的方法，进一步包括：
在所述的发射极半导体区上形成导电的掺杂的多晶硅，以及在所述的多晶硅上形成所述的金属导体，由此形成所述的双极型晶体管的隐埋发射极接触。
18、一种垂直双极型晶体管，包括：
一块半导体基片，
一个半导体集电极区，
一个在所述的基片表面上的集电极区内形成的半导体基区，
一个至少覆盖一部分所述的基区的绝缘层，所述的绝缘层具有一个确定下面发射极区的开孔，
一个位于所述的基区中并对准所述的开孔的半导体发射极区，
一个覆盖在所述的绝缘层上、通过所述的开孔与所述的发射极区形成接触的多晶硅层，
一个与所述的多晶硅发射极层形成硅化物的第一金属导体，
一个与所述的基区形成电气接触的第二导电体，
与所述的集电极区形成电气接触的第三导电体，
19、如权利要求18的垂直双极型晶体管，其特征在于所述的第二和第三导电体包括一个与相应的半导体基极和发射极区形成硅化物的导电金属。
20、如权利要求19的垂直双极型晶体管，进一步包括用于对所述的晶体管进行横向隔离的厚绝缘体，所述的第二和第三导电体置于一部分所述的厚绝缘体之上。
21、如权利要求20的垂直双极型晶体管，进一步包括在所述的晶体管上形成的绝缘材料钝化层，所述的钝化层包括用于提供进入所述的第一、第二和第三导体的接触开孔。
22、如权利要求18的垂直双极型晶体管，进一步包括一重掺杂的半导体区域，在所述第二导电体和所述基区之间的硅化物中间层，以及位于所述的第三导电体和所述的集电极区之间的硅化物中间层。
23、如权利要求18的垂直双极型晶体管，其特征在于所述的基极包括一个发生双极型晶体管作用的本征区，以及与所述的第二导电体接触的非本征区。
24、如权利要求19的垂直双极型晶体管，进一步包括一个与所述的基区形成接触的第二硅化物接触。
25、一种小面积双极型晶体管，包括：
一个在半导体块的面上形成的半导体池，所述的池形成所述的晶体管的集电极区，
一个在所述的池中形成的半导体壕，所述的壕形成所述的晶体管的活性本征基区，
一个在所述的基区中形成的发射极区，
一个在所述的壕中形成的非本征基区，以及，
用于同所述的非本征基区、发射极区和集电极区形成电接触的设施。
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C13 Decision
C14 Grant of patent or utility model
C15 Extension of patent right duration from 15 to 20 years for appl. with date before 31.12.1992 and still valid on 11.12.2001 (patent law change 1993)
C19 Lapse of patent right due to non-payment of the annual fee