KR100336502B1 - 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 - Google Patents
트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 Download PDFInfo
- Publication number
- KR100336502B1 KR100336502B1 KR1019990056706A KR19990056706A KR100336502B1 KR 100336502 B1 KR100336502 B1 KR 100336502B1 KR 1019990056706 A KR1019990056706 A KR 1019990056706A KR 19990056706 A KR19990056706 A KR 19990056706A KR 100336502 B1 KR100336502 B1 KR 100336502B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- trench gate
- region
- ldmos
- bipolar transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000005516 engineering process Methods 0.000 title description 10
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 49
- 150000004767 nitrides Chemical class 0.000 claims description 20
- 238000012546 transfer Methods 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 11
- 229910052796 boron Inorganic materials 0.000 claims description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 238000000206 photolithography Methods 0.000 claims description 8
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 4
- 229910018182 Al—Cu Inorganic materials 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- DDPGACIVVDXPCY-UHFFFAOYSA-N [As].[AsH3] Chemical compound [As].[AsH3] DDPGACIVVDXPCY-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 6
- 210000000746 body region Anatomy 0.000 claims 1
- 238000001259 photo etching Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 34
- 150000002500 ions Chemical class 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 스마트 전력 집적 회로(Smart Power IC)용 BCD(Bipolar - CMOS - DMOS) 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 이온 주입 및 확산 공정을 수행하여 실리콘 기판 상에 고전류 트렌치 게이트 DMOS(Double diffused MOS) 소자의 드레인 영역 형성, 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 영역 형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의 누설 전류를 감소시킬 목적으로 매몰층(2)을 형성시키는 제 1 단계; 상기 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 직렬 저항을 감소하기 위한 매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및 제너 다이오드의 매몰층, 하층 소자간의 전기적 격리를 위한 하층 아이솔레이션을 형성시키는 제 2 단계; 에피층(4)을 성장시킨 후, 상기 제 2 바이폴라 트랜지스터의 컬렉터 및 상기 트렌치 게이트 DMOS의 드레인 역할을 수행하는 싱크 접합(5), 상층 소자의 전기적 격리를 위한 상층 아이솔레이션(6), 상기 제 1 LDMOS의 제 1 웰(7), CMOS의 제 2 웰(8) 및 상기 제 1 LDMOS 드리프트 층(9)을 형성하는 제 3 단계; 상기 싱크 접합(5), 상기 상하층의 아이솔레이션, 상기 제 1 및 제 2 웰을 확산 공정을 수행한 후, 상기 제 1 및 제 2 바이폴라 트렌지스터의 베이스를 형성하는 제 4 단계; 상기 트렌치 게이트 DMOS의 채널 역할을 하는 바디를 형성하는 제 5 단계; 상기 트렌치 게이트 DMOS의 트렌치를 형성하는 제 6 단계; 상기 트렌치 게이트 DMOS의 게이트 산화막 및 다결정 실리콘 전극을 형성하는 제 7 단계; 활성 영역 정의 및 필드 산화막을 선택적으로 성장시키는 제 8 단계; 상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트(16)와 상기 제 1 바이폴라 트랜지스터의 에미터(18), 제너 다이오드의 캐소우드 영역(19)을 형성하는 제 9 단계; 상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(20)을 정의하는 제 10 단계; 및 상기 각각의 소자의 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법이 제공된다.
Description
본 발명은 스마트 전력 집적 회로(Smart Power IC)의 제조 방법에 관한 것이며, 특히, 최근 수요가 급증하는 2차 전지 보호 및 제어 IC, Automotive Power IC, DC/DC Converter 등의 전력 IC 및 고주파 고내압 정보 통신 시스템 구현을 위한 스마트 전력 집적 회로용 BCD(Bipolar - CMOS - DMOS) 소자의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 스마트 전력 집적 회로의 단면도로서, 상기 스마트 전력 집적 회로는 실리콘 에피 기술 및 접합 격리 기술을 이용하여 주로 디지털 회로에서 적용되는 CMOS 소자, 아날로그 바이폴라 소자 및 전력 소자인 LDMOS(Lateral Double diffused MOS) 소자를 집적화한 BCD 소자 구조이다. 그러나, 상기 도 1에서 제시되고 있는 구조는 대전류용으로는 집적도 측면에서 불리하다는 문제점이 있다.
도 2는 종래 기술에 따른 또 다른 스마트 전력 집적 회로의 단면도로서, 상기 스마트 전력 집적 회로는 CMOS 소자 및 대전류용 트렌치 게이트 VDMOS(Vertical Double Diffused MOSFET)의 집적화한 구조이다. 이를 보다 상세히 살펴보면, 드레인 전극을 n+ 기판에 형성하고, 기판과 CMOS 소자를 전기적으로 절연하기 위하여 깊은 p - 웰(Deep p - well)을 형성하고 있으나, 아날로그 소자인 바이폴라 소자의 집적화가 어렵고, 속도 특성 및 집적도가 낮다는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 상층 구조의 트렌치 게이트 DMOS 소자를 BCD 기술에 접목하고, 아날로그 회로 설계에 필요한 제너 다이오드를 집적화함으로써, 대전류 구동이 가능하고, 소자 성능 및 신뢰도를 향상시키며, IC 설계에 융통성을 크게 증가시킨 스마트 전력 집적 회로 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 스마트 전력 집적 회로(Bipoar - CMOS - DMOS, 일명 BCD)의 단면도이고,
도 2는 종래 기술에 따른 또 다른 스마트 전력 집적 회로의 단면도이고,
도 3은 본 발명의 일 실시예에 따른 스마트 전력 집적 회로의 단면도이고,
도 4a부터 도 4k는 도 3에 도시된 스마트 전력 집적 회로의 제조 공정을 순차적으로 나타낸 단면도이고,
도 5는 본 발명의 또 다른 일실시예에 따른 스마트 전력 집적 회로의 단면도이다.
♠ 도면의 주요 부분에 대한 부호의 설명 ♠
1 : 실리콘 웨이퍼 기판 (silicon substrate)
2 : n+ 매몰층(n+ burried layer)
3 : p+ 매몰층(p+ burried layer)
4 : n- 에피층(n light doped epitaxal layer)
5 : n+ sink 접합(n+ sink junction)
6 : p+ isolation 및 sink 접합(p+ isolation & sink junction)
7 : n 웰 접합(n well junction)
8 : p 웰 및 p 콜렉터 접합(p well & collector junction)
9 : p 드리프트 접합(p drift junction)
10 : n 베이스 접합(p base junction)
11 : p 베이스 및 버퍼 접합(p base & buffer junction)
12 : p 바디 접합(p body junction)
13 : 게이트 산화막 I(gate oxide I)
14 : 다결정 실리콘 게이트 I(polysilicon gate I)
15 : 게이트 산화막 II(gate oxide II)
16 : 다결정 실리콘 게이트 II(polysilicon gate II)
17 : 측벽 산화막(side-wall oxide)
18 : p+ 에미터 접합(p+ emitter junction)
19 : n+ 에미터 접합 및 제너 다이오드의 캐소드 접합(n+ emitter & Cathode junctions)
20 : NMOS, TDMOS, LIGBT 및 NLDMOS의 소스 - 드레인 접합, pnp 바이폴라 Tr.의 비활성 베이스 접합(source - drain junction of nMOS, TDMOS, LIGBT & nLDMOS, extrinsic base junction of pnp bipolar Tr.)
21 : PMOS의 소스 - 드레인 접합, npn 바이폴라 Tr.의 비활성 베이스 접합(PMOS source - drain junction, extrinsic base junction of npn bipolar Tr.)
22 : TEOS / BPSG 층간 절연체(TEOS / BPSG inter dielectric layer)
23 : Al - Cu 금속 전극(Al - Cu metal electrode)
앞서 설명한 바와 같은 목적을 달성하기 위한 본 발명에 따르면, 이온 주입 및 확산 공정을 수행하여 실리콘 기판 상에 고전류 트렌치 게이트 DMOS 소자의 드레인 영역 형성, 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 영역 형성, 제 1 고전압 LDMOS의 누설 전류를 감소시킬 목적으로 매몰층(2)을 형성시키는 제 1 단계; 상기 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의컬렉터 직렬 저항을 감소하기 위한 매몰층, LIGBT 및 제너 다이오드의 매몰층, 하층 소자간의 전기적 격리를 위한 하층 아이솔레이션을 형성시키는 제 2 단계; 에피층(4)을 성장시킨 후, 상기 제 2 바이폴라 트랜지스터의 컬렉터 및 상기 트렌치 게이트 DMOS의 드레인 역할을 수행하는 싱크 접합(5), 상층 소자의 전기적 격리를 위한 상층 아이솔레이션(6), 상기 제 1 LDMOS의 제 1 웰(7), CMOS의 제 2 웰(8) 및 상기 제 1 LDMOS 드리프트 층(9)을 형성하는 제 3 단계; 상기 싱크 접합(5), 상기 상하층의 아이솔레이션, 상기 제 1 및 제 2 웰을 확산 공정을 수행한 후, 상기 제 1 및 제 2 바이폴라 트렌지스터의 베이스를 형성하는 제 4 단계; 상기 트렌치 게이트 DMOS의 채널 역할을 하는 바디를 형성하는 제 5 단계; 상기 트렌치 게이트 DMOS의 트렌치를 형성하는 제 6 단계; 상기 트렌치 게이트 DMOS의 게이트 산화막 및 다결정 실리콘 전극을 형성하는 제 7 단계; 활성 영역 정의 및 필드 산화막을 선택적으로 성장시키는 제 8 단계; 상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트(16)와 상기 제 1 바이폴라 트랜지스터의 에미터(18), 제너 다이오드의 캐소우드 영역(19)을 형성하는 제 9 단계; 상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(20)을 정의하는 제 10 단계; 및 상기 각각의 소자의 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법이 제공된다.
아래에서, 본 발명에 따른 양호한 일 실시예를 첨부한 도면을 참조로 하여 상세히 설명하겠다.
도 3은 본 발명의 일 실시예에 따른 스마트 전력 집적 회로의 단면도로서, 상층 구조의 트렌치 게이트 DMOS 소자를 BCD 기술에 접목함으로써, 대전류 구동이 가능한 집적 회로 응용이 가능하고, 소자의 성능 및 신뢰도를 향상시켰다.
또한, 상층 전극 형태의 트렌치 게이트 DMOS 구조를 제안함으로써, BCD 공정을 단순화하고 집적도 및 소자 성능을 향상시켰으며, 고전압 / 고전류 구동이 가능한 트렌치 게이트 DMOS 전력 소자 이외에 아날로그 회로 설계에 필요한 제너 다이오드를 집적화하여 IC 설계에 융통성을 크게 증가시켜 다양한 응용 분야에 적용 가능한 BCD 소자 기술을 확보하였다.
또한, 아날로그 바이폴라 소자 및 고내압 LDPMOS(Lateral Double diffused PMOS) 소자, 대전류용 LIGBT(Lateral Insulated gate Bipolar Transistor) 소자, 트렌치 게이트 DMOS 소자, CMOS 소자 및 제너 다이오드를 원칩(One-chip)화 할 수 있는 기술을 제공한다.
도 4a부터 도 4k는 도 3에 도시된 스마트 전력 집적 회로의 제조 공정을 순차적으로 나타낸 단면도로서, 이를 단계별로 상세히 설명하면 다음과 같다.
(1) 제 1 단계
도 4a는 고전류 트렌치 게이트 DMOS 소자의 드레인, npn 바이폴라 트랜지스터의 컬렉터 영역 형성, 고전압 LDMOS의 누설 전류를 감소시키는 목적으로 사용되는 n+ 매몰층(2)의 이온 주입 및 확산 공정 과정을 나타낸 것이다.
먼저, p형 실리콘 기판(1)에 얇은 열 산화막을 성장하고, LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 질화막을 증착한다. 이어서, 사진 식각으로 n+ 매몰층(2)을 정의하고, 고농도의 비소(Arsine)를 이온 주입하여 산화 분위기에서 n+ 매몰층(2)을 확산시킨다. 이때, n+ 매몰층을 제외한 나머지 영역은 얇은 산화막과 질화막으로 보호하여 n+ 매몰층 확산시 산화막이 성장하는 것을 방지한다.
(2) 제 2 단계
도 4b는 수직형 바이폴라 pnp 트랜지스터의 컬렉터 직렬 저항을 감소하기 위한 p+ 매몰층(3), LIGBT 및 LDMOS의 누설 전류를 감소하고 소자간의 전기적 격리에 필요한 하층 p+ isolation을 형성하는 단계이다. p+ 마스크를 이용하여 선택적으로 실리콘 질화막을 건식 식각한 후, 고농도의 보론(Boron)을 이온 주입하여 p+ 매몰층(3)과 하층 p+ isolation을 동시에 형성시킨다.
(3) 제 3 단계
도 4c는 인(Phosphorous)이 도핑된 n형 epi층(4)을 10um 수준으로 성장시키고, npn 바이폴라 트랜지스터의 컬렉터와 트렌치 게이트 DMOS의 드레인 역할을 하는 n+ 싱크(Sink, 5) 접합, 상층 p+ isolation(6), n-웰(well, 7), p-웰(8) 및 p-drift(9)를 형성하는 단계를 보여주고 있다.
먼저, n형 epi층(4)은 비교적 낮은 농도의 인을 도핑한다. n+ 싱크 접합(5)의 형성 단계는 먼저 산화막과 질화막을 도포하며, n+ 싱크 마스크를 사용하여 싱크 영역을 정의한 후, 질화막을 식각하고 인을 이온 주입한다. 이어서, p+ isolation(6), p+ 싱크(6) 및 제너 다이오드의 애노우드(Anode) 영역(6)을 사진 전사 및 식각에 의하여 정의하고, 고농도 보론을 이온 주입한 후, 바이폴라 트랜지스터의 컬렉터 직렬 저항 및 트렌치 게이트 DMOS의 On-저항을 감소시키기 위하여 고온 열처리 방법으로 n+ 및 p+ 싱크/isolation 층을 동시에 확산시킨다. 이때, 질화막이 식각된 부분은 산화막이 성장되고, 이 산화막은 도핑된 n+, p+ 불순물의 바깥 확산을 막아준다. 이후 질화막은 질산으로 의하여 제거한다.
이어서, 고전압 LDMOS 및 CMOS 소자의 채널, pnp 바이폴라 트랜지스터의 컬렉터 역할을 수행하는 n-웰(7) 및 p-웰(8)을 사진 전사로 정의한 다음, 각각 인과 보론을 이온 주입한다. 그리고, LD-PMOS 소자의 표동 영역(Drift Region) 역할을 하는 p-drift 영역(9)을 사진 식각한 후, 이온 주입한다. 이때, LD-PMOS 소자의 p-drift 영역의 농도 및 접합 깊이는 LD-PMOS 소자의 on-저항 및 항복 전압 특성에 직접적으로 영향을 미치는 요소이기 때문에 이온 주입 및 후속 열처리 조건이 매우 중요하다.
본 발명의 일 실시예에 따른 공정 단계에서 p-drift 공정은 위의 기술과 같이 웰 이온 주입 후, 열처리 전 단계에서 이온 주입할 수도 있고, 웰 열 처리 후, 사진 식각과 이온 주입에 의하여 형성할 수도 있다.
(4) 제 4 단계
도 4d는 n+ 싱크, p+ isolation, n-웰 및 p-웰 확산 공정, 바이폴라 npn 및 pnp 소자의 베이스를 형성하는 단계이다.
먼저, 상기 제 3 단계에서 이온 주입한 n-웰 및 p-웰을 고온에서 7 내지 9 시간동안 열처리에 의하여 약 4 μm 접합 깊이를 갖는 웰을 형성한 후, 산화막을 벗기고, 다시 완충 산화막 성장과 질화막 도포 작업을 수행한다. 도 4d에 도시되어 있듯이, n-웰 및 p-웰을 고온에서 열처리하는 동안 n+ 싱크 및 p+ isolation도 동시에 확산되며, n+ 싱크 접합이 하부의 n+ 매몰층(2)과 연결하여 npn 바이폴라 트랜지스터의 컬렉터 및 트렌치 게이트 DMOS의 직렬 저항을 효과적으로 감소시킨다.
또한, p+ isolation(6)은 하부 p+ isolation(3)과 연결되고, pnp 트랜지스터의 컬렉터(8)는 p 매몰층(3)과 연결된다. 이어서, 사진 전사 및 식각에 의하여 LDNMOS의 n-drift(10)와 pnp 바이폴라 소자의 활성 베이스 영역(10)을 정의하고, 인을 이온 주입하여 접합 깊이 2 um 수준으로 확산한다. 그리고, pnp 바이폴라 소자의 베이스 영역(11), 트렌치 게이트 DMOS의 p-ground 영역(11) 및 LIGBT 소자의 p-drift II(11) 영역을 정의하고, 보론을 각 영역에 동시에 이온 주입하여 접합 깊이를 1μm 수준으로 열처리 한다.
(5) 제 5 단계
도 4e는 트렌치 게이트 DMOS의 채널 역할을 하는 p-body를 형성하는 단계이다.
먼저, 상기 제 4 단계 공정이 끝나면, 질화막을 벗기고, 사진 전사 방법에 의하여 p-body 영역(12)을 정의하며, 보론을 이온 주입하고 열처리에 의하여 p-body 접합을 형성시킨다.
(6) 제 6 단계
도 4f는 상층 전극 구조의 대전류 트렌치 게이트 DMOS의 트렌치를 형성하는 단계이다.
트렌치 게이트를 형성하기 위하여, 먼저 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 도포하고, 사진 전사 및 식각 작업을 수행한 후, TEOS 산화막을 마스크 층으로 하여 건식 식각한다.
(7) 제 7 단계
도 4g는 상기 제 6 단계의 트렌치 게이트 식각 공정 후, 트렌치 게이트 DMOS의 게이트 산화막 및 다결정 실리콘 전극을 형성하는 단계이다.
트렌치 게이트 식각 공정 후, 열적 산화법에 의하여 DMOS의 게이트 산화막(13)을 성장시킨다. 다음으로 LPCVD 방법으로 다결정 실리콘을 증착하고, 열 도핑에 의하여 다결정 실리콘을 도핑한 후, 사진 식각으로 트렌치 게이트 DMOS의 게이트 전극(14)을 정의한 다음, 약 1600Å 두께의 질화막을 LPCVD 방법으로 전면에 증착한다. 이것은 이후의 단계인 활성 영역 정의와 필드 산화막의 선택적 성장을 위한 공정이다.
(8) 제 8 단계
도 4h는 활성 영역 정의 및 필드 산화막을 선택적으로 성장시키는 단계이다.
먼저, 활성 영역 마스크를 이용하여 질화막을 선택적으로 건식 식각하고, 약 6000Å 두께의 필드 산화막을 성장시킨 후, 질화막을 제거하고, CMOS 및 LDMOS 채널 영역을 정의한 후, 보론을 이온 주입하여 문턱 전압(Threshold Voltage)을 조절한다. 이어서, CMOS 소자에 양질의 게이트 산화막 II(15-1, 15-2)을 형성시킨다.
이때, 게이트 산화막은 먼저 200Å를 성장시키고, CMOS 영역만 사진 전사로 정의한 후, 습식 식각해 내고, 다시 200Å를 성장시킨다.
(9) 제 9 단계
도 4i는 CMOS, LDMOS 및 LIGBT의 다결정 실리콘 게이트(16)와 바이폴라 트랜지스터의 에미터(18), 제너 다이오드의 캐소우드 영역(19)을 형성하는 단계이다.
CMOS, LDMOS 및 LIGBT의 다결정 실리콘 게이트 전극(16)을 형성하기 위하여 LPCVD 방법으로 다결정 실리콘을 증착한 후, 인 도핑 공정을 진행하고, 사진 전사와 건식 식각에 의하여 게이트 전극을 형성한다. 이어서, TEOS 산화막을 전면에 증착하고, 건식 식각으로 측벽 산화막(Side Wall Oxide, 17)를 형성한 후, CMOS 및 전력 소자의 LDD(Light Doped Drain) 영역을 감광막으로 정의하며, 보론 및 인을 이온 주입 한 후, 900℃에서 열처리하여 LDD 접합을 형성시킨다.
이어서, 바이폴라 트랜지스터의 전류 이득 제어를 용이하게 하고, LIGBT 및제너 다이오드에서 불순물 재분포에 의한 불완전한 전극 형성을 방지하기 위하여 pnp 바이폴라 트랜지스터의 에미터(18) 및 제너 다이오드의 캐소우드(19) 영역을 동시에 사진 전사와 건식 식각을 수행하고, 고농도의 보론을 이온주입 한다. 이어서, npn 바이폴라 트랜지스터의 에미터(19)와 컬렉터, LIGBT의 콜랙터 및 제너 다이오드의 캐소우드(19)를 형성하기 위하여, 사진 전사와 건식 식각을 수행하고, 고농도의 인을 이온 주입한 후, 열처리를 수행한다.
(10) 제 10 단계
도 4j는 n+ 소스-드레인 사진 작업 공정에 의하여 CMOS, LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(20)을 정의하는 단계이다.
정의된 부분에 비소(As)를 고농도로 이온 주입하고, 동시에 pnp 바이폴라 트랜지스터의 비활성 베이스 영역(20)도 비소를 고농도로 이온 주입하여 형성한다.
이어서, p+ 소스-드레인 사진 작업 공정에 의하여 CMOS, LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(21)을 정의한다. 상기 정의된 부분에 보론을 고농도로 이온 주입한 후, 동시에 npn 바이폴라 트랜지스터의 비활성 베이스 영역(21)도 보론을 고농도로 이온 주입하여 950℃에서의 열처리 공정을 수행한다.
(11) 제 11 단계
도 4k는 금속 배선을 형성하는 단계이다.
열처리 공정 후, 층간 절연체 TEOS/BPSG(Boron Phosphorous Silica Glass)(22)를 약 7000Å 두께로 증착하고, 접촉점 사진 전사 및 건식 식각을 진행하여 접촉창을 형성한다. 이어서, 금속 배선으로 Al-Cu 금속을 증착하고, 필요없는 부분을 제거하여, 금속 배선(23)을 형성한다.
한편, 도 5는 본 발명의 또 다른 일실시예에 따른 스마트 전력 집적 회로의 단면도로서, SOI(Silicon On Insulator) 기술 및 유전체 격리 기술을 사용하여 제작한 스마트 전력 집적 회로의 단면도이다.
자성 박막 인덕터는 고주파 동작에서의 손실을 줄이기 위하여, 밀집된 트렌치 격리 기술로 두터운 실리콘 기판 또는 SOI 기판 위에 두터운 절연층을 만든 후, 그 위에 제작한다.
앞서 상세히 설명한 바와 같이 본 발명은 트렌치 게이트 DMOS 전력 소자를 포함하는 스마트 전력 집적 회로의 제조 방법을 제공함으로써, 다음과 같은 효과가 있다.
첫째, 에피(Epi) 기판 위에 대전류용 트렌치 게이트 전력 소자, 고전압 전력소자, CMOS 및 바이폴라 소자를 집적화함으로써, 전지 제어, 보호 IC 및 대전류용 DC-DC 변환 IC 등의 대전류용 IC들의 칩 크기를 줄일 수 있다.
둘째, 아날로그 바이폴라 소자, 디지털 CMOS소자, 고내압 LDMOS 소자, 대전류용 LIGBT 소자, 트렌치 게이트 VDMOS소자 및 제너 다이오드를 원칩화함으로써, 시스템 온 칩(System On Chips) 기술을 이룰 수 있으며, 향후에는 마이크로 머신 및 센서 기술과 일체화한 기술로 발전될 수 있다.
이상에서 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 일 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
Claims (12)
- 이온 주입 및 확산 공정을 수행하여 실리콘 기판 상에 고전류 트렌치 게이트 DMOS(Double diffused MOS) 소자의 드레인 영역 형성, 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 영역 형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의 누설 전류를 감소시킬 목적으로 매몰층(2)을 형성시키는 제 1 단계;상기 제 1 바이폴라 트랜지스터 및 제 2 바이폴라 트랜지스터의 컬렉터 직렬 저항을 감소하기 위한 매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및 제너 다이오드의 매몰층, 하층 소자간의 전기적 격리를 위한 하층 아이솔레이션을 형성시키는 제 2 단계;에피층(4)을 성장시킨 후, 상기 제 2 바이폴라 트랜지스터의 컬렉터 및 상기 트렌치 게이트 DMOS의 드레인 역할을 수행하는 싱크 접합(5), 상층 소자의 전기적 격리를 위한 상층 아이솔레이션(6), 상기 제 1 LDMOS의 제 1 웰(7), CMOS의 제 2 웰(8) 및 상기 제 1 LDMOS 드리프트 층(9)을 형성하는 제 3 단계;상기 싱크 접합(5), 상기 상하층의 아이솔레이션, 상기 제 1 및 제 2 웰을 확산 공정을 수행한 후, 상기 제 1 및 제 2 바이폴라 트렌지스터의 베이스를 형성하는 제 4 단계;상기 트렌치 게이트 DMOS의 채널 역할을 하는 바디를 형성하는 제 5 단계;상기 트렌치 게이트 DMOS의 트렌치를 형성하는 제 6 단계;상기 트렌치 게이트 DMOS의 게이트 산화막 및 다결정 실리콘 전극을 형성하는 제 7 단계;활성 영역 정의 및 필드 산화막을 선택적으로 성장시키는 제 8 단계;상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트(16)와 상기 제 1 바이폴라 트랜지스터의 에미터(18), 제너 다이오드의 캐소우드 영역(19)을 형성하는 제 9 단계;상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(20)을 정의하는 제 10 단계; 및상기 각각의 소자의 금속 배선을 형성하는 제 11 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계는,상기 실리콘 기판에 얇은 열 산화막을 성장시키는 제 1 서브 단계;상기 제 1 서브 단계에서 형성된 상기 열 산화막 상에 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 질화막을 증착하는 제 2 서브 단계; 및사진 식각으로 n+ 매몰층(2)을 정의한 후, 고농도의 비소(Arsine)를 이온 주입하여 산화 분위기에서 상기 n+ 매몰층(2)을 확산시키는 제 3 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계는,제 1 마스크를 이용하여 선택적으로 상기 질화막을 건식 식각한 후, 고농도의 불순물을 이온 주입하여 매몰층(3) 및 하층 아이솔레이션을 동시에 형성시키는 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계는,상기 결과물 상에 제 2 산화막 및 제 2 질화막을 순차적으로 도포한 후, 싱크 마스크를 사용하여 싱크 영역을 정의하고, 상기 제 2 질화막을 식각하며, 불순물을 이온 주입하는 제 1 서브 단계;아이솔레이션(6), 싱크 및 제너 다이오드의 애노우드 영역을 사진 전사 및 식각에 의하여 정의하고, 고농도 불순물을 이온 주입한 후, 상기 제 1 및 제 2 바이폴라 트랜지스터의 컬렉터 직렬 저항과 상기 트렌치 게이트 DMOS의 On-저항을 감소시키기 위하여 고온 열처리 방법으로 싱크 및 아이솔레이션 층을 동시에 확산시키는 제 2 서브 단계;상기 제 1 및 제 2 LDMOS, CMOS 소자의 채널, 제 1 바이폴라 트랜지스터의컬렉터 역할을 수행하는 제 1 웰(7) 및 제 2 웰(8)을 사진 전사로 정의한 다음, 각각 불순물을 이온 주입하는 제 3 서브 단계; 및상기 제 1 LDMOS 소자의 표동 영역(Drift Region) 역할을 하는 드리프트 영역(9)을 사진 식각한 후, 불순물을 이온 주입하는 제 4 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계는,상기 제 1 및 제 2 웰을 고온에서 열처리를 수행한 후, 산화막을 벗기고, 다시 완충 산화막 성장과 질화막 도포 작업을 수행하는 제 1 서브 단계;상층 아이솔레이션(6)과 하부 아이솔레이션(3)을 연결하고, 상기 제 1 바이폴라 트랜지스터의 컬렉터(8)를 상기 제 2 LDMOS 및 LIGBT의 매몰층(3)과 연결시키는 제 2 서브 단계;사진 전사 및 식각에 의하여 상기 제 2 LDMOS의 드리프트 층(10)과 상기 제 1 바이폴라 트랜지스터의 활성 베이스 영역(10)을 정의하고, 불순물을 이온 주입하여 확산시키는 제 3 서브 단계; 및상기 제 1 바이폴라 소자의 베이스 영역(11), 상기 트렌치 게이트 DMOS의 그라운드 영역(11) 및 LIGBT 소자의 제 2 드리프트 (11) 영역을 정의한 후, 불순물을 각각의 영역에 동시에 이온 주입하여 열처리를 수행하는 제 4 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계는,상기 질화막을 벗기고, 사진 전사 방법에 의하여 바디 영역(12)을 정의한 후, 불순물을 이온 주입하고 열처리에 의하여 바디 접합을 형성시키는 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계는,트렌치 게이트를 형성하기 위하여, 먼저 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 도포하고, 사진 전사 및 식각 작업을 수행한 후, TEOS 산화막을 마스크 층으로 하여 건식 식각하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계는,트렌치 게이트 식각 공정 후, 열적 산화법에 의하여 상기 트렌치 게이트DMOS의 게이트 산화막(13)을 성장시킨 후, LPCVD 방법으로 다결정 실리콘을 증착하고, 열 도핑에 의하여 다결정 실리콘을 도핑하는 제 1 서브 단계; 및사진 식각으로 상기 트렌치 게이트 DMOS의 게이트 전극(14)을 정의한 다음, 제 3 질화막을 LPCVD 방법으로 전면에 증착하는 제 2 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계는,활성 영역 마스크를 이용하여 상기 질화막을 선택적으로 건식 식각하고, 필드 산화막을 성장시킨 후, 상기 질화막을 제거하는 제 1 서브 단계; 및상기 CMOS, 상기 제 1 및 제 2 LDMOS 채널 영역을 정의한 후, 문턱 전압(Threshold Voltage)을 조절하기 위하여 상기 채널 영역에 불순물을 이온 주입하고, 상기 제 2 LDMOS 및 CMOS 소자에 게이트 산화막 II(15-1, 15-2)을 형성시키는 제 2 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 9 단계는,상기 CMOS, 제 1 및 제 2 LDMOS, LIGBT의 다결정 실리콘 게이트 전극(16)을 형성하기 위하여 LPCVD 방법으로 다결정 실리콘을 증착한 후, 불순물 도핑 공정을 진행하고, 사진 전사와 건식 식각에 의하여 게이트 전극을 형성하는 제 1 서브 단계;TEOS 산화막을 상기 결과물 상의 전면에 증착하고, 건식 식각으로 측벽 산화막(Side Wall Oxide, 17)를 형성한 후, 상기 CMOS의 LDD(Light Doped Drain) 영역을 감광막으로 정의하여, 불순물을 이온 주입 한 후, 열처리하여 LDD 접합을 형성시키는 제 2 서브 단계;상기 제 1 및 제 2 바이폴라 트랜지스터의 전류 이득 제어를 용이하게 하고, 상기 LIGBT 및 제너 다이오드에서 불순물 재분포에 의한 불완전한 전극 형성을 방지하기 위하여 상기 제 1 바이폴라 트랜지스터의 에미터(18) 및 제너 다이오드의 캐소우드(19) 영역을 동시에 사진 전사와 건식 식각을 수행한 후, 고농도의 불순물을 이온 주입하는 제 3 서브 단계; 및상기 제 2 바이폴라 트랜지스터의 에미터(19)와 컬렉터, 상기 LIGBT의 컬렉터 및 제너 다이오드의 캐소우드(19)를 형성하기 위하여, 사진 전사와 건식 식각을 수행하고, 고농도의 불순물을 이온 주입한 후, 열처리를 수행하는 제 4 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 10 단계는,상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자 영역에 비소(As)를 고농도로 이온 주입하고, 동시에 제 1 바이폴라 트랜지스터의 비활성 베이스 영역(20)에 비소를 고농도로 이온 주입하는 제 1 서브 단계;사진 작업 공정에 의하여 상기 CMOS, 제 1 및 제 2 LDMOS, 트렌치 게이트 DMOS 및 LIGBT 소자의 소스-드레인 영역(21)을 정의한 후, 상기 정의된 부분에 불순물을 고농도로 이온 주입하는 제 2 서브 단계; 및상기 제 2 바이폴라 트랜지스터의 비활성 베이스 영역(21)에 불순물을 고농도로 이온 주입하여 열처리 공정을 수행하는 제 3 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
- 제 1 항에 있어서,상기 제 11 단계는,금속 배선이 형성된 부분에 층간 절연체 TEOS/BPSG(Boron Phosphorous Silica Glass)(22)를 증착하고, 접촉점 사진 전사 및 건식 식각을 진행하여 접촉창을 형성하는 제 1 서브 단계; 및금속 배선으로 Al-Cu 금속을 증착하고, 필요없는 부분을 제거하여, 금속 배선(23)을 형성하는 제 2 서브 단계를 포함하여 이루어진 것을 특징으로 하는 스마트 전력 집적 회로의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990056706A KR100336502B1 (ko) | 1999-12-10 | 1999-12-10 | 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990056706A KR100336502B1 (ko) | 1999-12-10 | 1999-12-10 | 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010055491A KR20010055491A (ko) | 2001-07-04 |
| KR100336502B1 true KR100336502B1 (ko) | 2002-05-15 |
Family
ID=19625008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990056706A KR100336502B1 (ko) | 1999-12-10 | 1999-12-10 | 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100336502B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412539B1 (ko) * | 2001-07-24 | 2003-12-31 | 한국전자통신연구원 | 비씨디 소자 및 그 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100523053B1 (ko) * | 2002-10-31 | 2005-10-24 | 한국전자통신연구원 | 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법 |
| JP7139683B2 (ja) * | 2018-05-17 | 2022-09-21 | 富士電機株式会社 | 半導体集積回路及びその製造方法 |
| CN115424938B (zh) * | 2022-09-22 | 2024-04-05 | 深圳安森德半导体有限公司 | 一种碳化硅mosfet器件的元胞结构制备工艺 |
-
1999
- 1999-12-10 KR KR1019990056706A patent/KR100336502B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412539B1 (ko) * | 2001-07-24 | 2003-12-31 | 한국전자통신연구원 | 비씨디 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010055491A (ko) | 2001-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6855581B2 (en) | Method for fabricating a high-voltage high-power integrated circuit device | |
| US5102809A (en) | SOI BICMOS process | |
| US5065208A (en) | Integrated bipolar and CMOS transistor with titanium nitride interconnections | |
| KR100586737B1 (ko) | ＳＯＩ 기판 위에 구현된 ＮＭＯＳ 소자, ＰＭＯＳ 소자및 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및 그 제조 방법 | |
| US5119162A (en) | Integrated power DMOS circuit with protection diode | |
| EP1436846B1 (en) | Mos devices and corresponding manufacturing methods and circuits | |
| US5970329A (en) | Method of forming power semiconductor devices having insulated gate electrodes | |
| JP3186421B2 (ja) | 半導体装置の製造方法 | |
| KR100554465B1 (ko) | ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 | |
| KR20040063085A (ko) | 대칭적인 트렌치 ｍｏｓｆｅｔ 디바이스 및 그 제조 방법 | |
| CN112382656A (zh) | 一种横向扩散mos场效应晶体管及其制备方法 | |
| KR100305594B1 (ko) | 스마트전력집적회로의제조방법 | |
| EP0281235A1 (en) | Bipolar transistor fabrication utilizing CMOS techniques | |
| KR100336502B1 (ko) | 트렌치 게이트 모스 전력 소자를 포함한 스마트 전력 집적회로의 제조 방법 | |
| US6316299B1 (en) | Formation of laterally diffused metal-oxide semiconductor device | |
| JP4304779B2 (ja) | 半導体装置およびその製造方法 | |
| KR100218689B1 (ko) | 비씨디 소자의 제조 방법 | |
| KR100248372B1 (ko) | 바이폴라 시모스-디모스 전력 집적회로 소자의 제조방법 | |
| KR100403053B1 (ko) | 비씨디 소자 및 그 제조 방법 | |
| JPH04226061A (ja) | バイポーラ・トランジスタとｊｆｅｔトランジスタを形成する工程 | |
| KR100388063B1 (ko) | 전력 집적 회로 제조 방법 | |
| JP3300238B2 (ja) | 半導体装置及びその製造方法 | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| KR100338128B1 (ko) | 다기능화된 스마트 전력 소자 및 그 제조 방법 | |
| JPH04243159A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110411 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |