KR100523053B1 - 실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법 - Google Patents

실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형전력소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 지능형 전력소자에 관한 것으로, SIMOX 기술을 이용한 SOI 기판상에 SiGe HBT, CMOS 소자, 바이폴라 소자 및 LDMOS 소자를 온칩화하고, SiGe HBT와 CMOS 소자, CMOS 소자와 고내압 바이폴라 소자, 고내압 바이폴라 소자와 nLDMOS 소자 사이는 LOCOS법에 의한 필드산화막 하부의 트렌치에 매립된 TEOS막과 다결정실리콘층에 의해 서로 격리시키므로써 고내압 특성을 갖는 서브미크론급 nLDMOS 소자, 고내압/고전류 특성을 만족시키기 위한 바이폴라 소자, 고속디지털 회로용 CMOS 소자 및 초고속 논리회로 구현을 위한 SiGe HBT를 하나의 SOI 기판에 구현하고, LDMOS 소자에서 드리프트층을 개방형으로 형성하여 드레인전계를 효과적으로 분산시키므로써 100V이상의 고내압 특성을 구현하고, 1.5㎛ 급의 에피층을 이용하여 초고속/고내압 특성을 동시에 만족시키고, 트렌치 격리기술을 이용하여 집적도를 향상시킨다.

Description

실리콘게르마늄 이종접합바이폴라소자가 내장된 지능형 전력소자 및 그 제조 방법{Smart power device built-in SiGe HBT and fabrication method of the same}
본 발명은 전력집적회로 기술에 관한 것으로, 특히 이종접합바이폴라소자(Hetro junction Bipolar transistor; HBT)가 내장된 고속 지능형 전력소자(Smart power device)에 관한 것이다.
최근에 정보통신 기술의 비약적인 발전에 따라 이와 관련된 부품소재 기술의 확보가 필히 요구되고 있다. 다기능화된 첨단 지능형 소자 및 집적회로 기술은 디지털 이동통신 기술 및 가전 제품을 비롯한 전자 산업, 고성능 컴퓨터 시스템, 자동차의 전자제어 시스템 등의 핵심 부품 기술로서 경제적 기술적 측면에서 매우 중요한 고부가 가치의 첨단 기술이다. 이러한 관점에서 볼 때 구동회로, 보호회로, 인터페이스회로 등을 온칩(On-chip)화한 지능형 소자 기술의 확보는 필수적이다.
도 1은 종래기술에 따른 온칩화된 지능형 전력소자의 수직 단면도이다.
도 1에 도시된 바와 같이, 종래 지능형 전력소자는, V-pnp 바이폴라 소자, CMOS 소자, npn 바이폴라 소자, nLDMOS가 온칩화되어 있다.
도 1의 지능형 전력소자는, 실리콘 에피 기술 및 접합격리 기술을 이용하여 주로 디지털 회로에서 적용되는 CMOS 소자, 아날로그 바이폴라 소자 및 전력 소자인 LDMOS(Lateral Double diffused MOS) 소자를 집적화한 Bipolar-CMOS-DMOS(BCD) 소자이다.
그러나, 종래기술은 일반적인 소자 격리 및 고내압 LDMOS 소자를 채택하고 있으며, 바이폴라 소자 역시 SOI 구조가 아닌 일반적인 SBL(Standard Buried layer) 기술을 적용하므로써 깊은 접합 깊이로 인한 넓은 면적을 수반하게 되는 단점을 갖는다. 또한, 종래기술은 서브마이크론급에서는 LDMOS의 고내압 특성을 만족시키기 어려우며, 고속 디지탈용 BiCMOS 소자에 적용될 수 있는 바이폴라 소자가 탑재되어 있지 않다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 서브마이크론급에서도 고내압, 초고속, 저전력 특성을 갖는 지능형 전력소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 지능형 전력 소자는, 일정 지역에서 개방된 공간을 갖는 산소이온주입층이 두 반도체층 사이에 삽입된 SOI 기판 위에 온칩화된 실리콘게르마늄 이종접합 바이폴라 소자, CMOS 소자, 바이폴라 소자 및 LDMOS 소자, 상기 실리콘게르마늄이종접합소자와 상기 CMOS 소자, 상기 CMOS 소자와 상기 바이폴라 소자, 상기 바이폴라 소자, 상기 LDMOS 소자 각각을 격리시키는 상기 SOI 기판 표면의 필드산화막, 및 상기 필드산화막의 바닥으로부터 상기 SOI 기판의 산소이온주입층에 이르는 깊이를 갖고 TEOS막과 다결정실리콘층이 매립된 트렌치를 포함하고, 상기 LDMOS 소자는 소스영역, 드리프트층 및 상기 드리프트층 내에 구비된 드레인영역을 갖되 상기 드리프트층이 상기 산소이온주입층의 개방된 공간을 통해 상기 SOI 기판의 하부 반도체층까지 확산된 개방형 드리프트층인 것을 특징으로 한다.
그리고, 본 발명의 지능형 전력 소자의 제조 방법은 이종접합바이폴라소자, CMOS 소자, 바이폴라 소자 및 LDMOS 소자가 온칩화된 지능형 전력 소자의 제조 방법에 있어서, 일정 지역에서 개방된 공간을 갖는 매몰 산화막이 두 반도체층 사이에 삽입된 SOI 기판을 형성하는 단계, 상기 LDMOS의 소스영역과 상기 CMOS 소자의 nMOS 영역에 p웰을 형성하는 단계, 상기 SOI 기판을 선택적으로 식각하여 각 소자간 격리를 위한 트렌치와 각 소자의 활성영역을 정의하는 필드산화막을 형성하는 단계, 상기 LDMOS의 개방형 드레인과 상기 바이폴라소자의 콜렉터싱커를 동시에 형성하는 단계, 상기 바이폴라소자의 베이스영역을 형성하는 단계, 상기 바이폴라소자의 에미터영역과 상기 이종접합바이폴라소자의 콜렉터영역을 동시에 형성하는 단계, 상기 CMOS 소자의 pMOS 영역에 n웰을 형성하는 단계, 상기 n웰을 포함한 전면에 상기 이종접합바이폴라소자의 활성영역을 노출시키는 창을 갖는 산화막을 형성하는 단계, 상기 창을 통해 상기 이종접합바이폴라소자의 활성영역에 연결되는 실리콘게르마늄 베이스층을 형성하는 단계, 상기 CMOS 소자와 상기 LDMOS 소자의 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 상기 CMOS 소자와 상기 LDMOS 소자의 게이트전극을 형성함과 동시에 상기 실리콘게르마늄 베이스층에 연결되는 상기 이종접합바이폴라소자의 에미터를 형성하는 단계, 상기 CMOS 소자와 상기 LDMOS의 LDD 영역을 동시에 형성하는 단계, 상기 LDMOS와 상기 CMOS 소자의 소스/드레인영역과 상기 이종접합바이폴라소자의 콜렉터영역과 상기 바이폴라소자의 베이스와 콜렉터 영역을 각각 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 본 발명은 통상의 SOI 바이폴라/LDMOS 기술을 한단계 수준향상시키고 실리콘게르마늄 이종접합바이폴라소자(SiGe Hetero-junction Bipolar Transistor; 이하 'SiGe HBT'라고 약칭함)를 고내압소자와 동시에 온칩화하므로써 서브마이크론급에서도 고내압/초고속/저전력 특성을 갖는 SiGe HBT 내장형 지능형 전력소자의 구조 및 공정 기술을 제안한다. 즉, SOI 기판을 이용하여 서브마이크론급 고내압 LD(Lateral Diffusion)-MOS/고내압 바이폴라 소자/고집적 CMOS 소자/고속 SiGe HBT를 온칩(On-chip)화하는 지능형 전력소자를 제안한다.
도 2는 본 발명의 실시예에 따른 지능형 전력소자의 수직 단면도이다.
도 2에 도시된 바와 같이, SIMOX 기술에 의한 SOI 기판상에, SiGe HBT, CMOS 소자, 고내압 바이폴라 소자, nLDMOS 소자가 온칩화되어 있다.
먼저 SOI 기판은, p형 기판(31), 매몰 산화막(Buried oxide, 32), n형 에피층(33)의 순서로 적층된 것으로, 특히 매몰 산화막(32)은 p형 기판(31)상에 얇은 에피층을 형성한 후 선택적 마스크 작업을 통하여 에피층에 산소를 이온주입하여 0.1㎛∼1.0㎛ 두께로 형성한 산소이온주입층이다.
SiGe HBT는, SOI 기판의 n형 에피층(33)의 소정영역에 필드산화막(39b)이 형성되고, 필드산화막(39b)에 의해 정의된 활성영역중 일측내에 n형 콜렉터층(56f)이 형성되며, 산화막(46)에 의해 노출되는 타측 활성영역상에 형성된 SiGe층(47)과 산화막(46)상에서 필드산화막(39b)과 오버랩되는 다결정실리콘층(48)으로 이루어진 베이스층이 형성된다. 그리고, 베이스층의 SiGe층(47)과 에미터층(51)이 산화막(49)이 제공하는 창을 통해 연결되고 있다.
CMOS 소자는, SOI 기판상에서 필드산화막(39c)에 의해 서로 분리된 nMOS 소자와 pMOS 소자로 이루어지는데, nMOS 소자는 SOI 기판의 n형 에피층(33)내에 형성된 p웰(34)과 p웰(34) 상의 게이트산화막(50)과 게이트산화막(50)상의 게이트전극(51)과 nLDD(54a) 구조의 n형 소스/드레인영역(56c/56d)을 갖고, pMOS 소자는 SOI 기판의 n형 에피층(33)내에 형성된 n웰(45)과 n웰(45) 상의 게이트산화막(50)과 게이트산화막(50)상의 게이트전극(51)과 pLDD(54b) 구조의 p형 소스/드레인영역(57b/57c)을 갖는다. 여기서, 각 게이트전극(51)은 그 양측벽에 스페이서(55)를 구비한다.
고내압 npn 바이폴라 소자는, n형 에피층(33)내에서 필드산화막(39d)에 의해 서로 분리되는 저농도 베이스층(42)과 콜렉터 싱커(41), 콜렉터 싱커(41)내에 형성된 콜렉터층(57d), 저농도 베이스층(42)내에서 이온주입을 통해 서로 거리를 두고 형성된 고농도 베이스층(56e)과 에미터층(43), 전체 구조물 상부를 덮는 층간절연막(58)을 관통하여 콜렉터층(57d), 베이스층(56e), 에미터층(43)에 각각 연결된 접점(59)을 포함한다. 여기서, 콜렉터 싱커(41)는, n형 에피층(33)내에서 이온주입 및 확산을 통해 매몰산화막(32)에 연결되고 있다.
nLDMOS 소자는, 필드산화막(39e)과 활성영역으로 정의된 n형 에피층(33)에 걸쳐서 형성된 판구조의 게이트전극(51), 게이트전극(51) 아래의 게이트산화막(50), 게이트전극(51)과 게이트산화막(50)의 적층물 양측벽에 구비된 스페이서(55), 게이트전극(51)의 일측 n형 에피층(33)내에 구비된 nLDD(54a) 구조의 소스영역(56a), 필드산화막(39e)에 의해 분리된 일측 n형 에피층(33)내에 구비된 n형 드리프트층(40), n형 드리프트층(40)내에 구비된 n형 드레인영역(56d), 전체 구조물 상부를 덮는 층간절연막(58)을 관통하여 게이트전극(51), 소스영역(56a), 드레인영역(56d)에 각각 연결된 접점(59)을 포함한다. 여기서, n형 드리프트층(40)은 선택적으로 p형 기판(31)상에 형성된 매몰산화막(32)간 개방된 공간을 통하여 p형 기판(31)까지 그 깊이가 이르는 개방형 드리프트층 구조를 갖는다.
한편, SiGe HBT와 CMOS 소자, CMOS 소자와 고내압 바이폴라 소자, 고내압 바이폴라 소자와 nLDMOS 소자 사이는 LOCOS법에 의한 필드산화막 하부의 트렌치에 매립된 TEOS막과 다결정실리콘층에 의해 서로 격리되고 있다. 여기서, 트렌치의 측벽에 측벽산화막이 형성되고 있다.
전술한 바와 같이, 본 발명의 지능형 전력소자는 고내압 특성을 갖는 서브미크론급 nLDMOS 소자, 고내압/고전류 특성을 만족시키기 위한 바이폴라 소자, 고속디지털 회로용 CMOS 소자 및 초고속 논리회로 구현을 위한 SiGe HBT를 하나의 SOI 기판에 구현하고, LDMOS 소자에서 드리프트층을 개방형으로 형성하여 드레인전계를 효과적으로 분산시키므로써 100V이상의 고내압 특성을 구현하고, 1.5㎛ 급의 에피층을 이용하여 초고속/고내압 특성을 동시에 만족시키고 있고, 트렌치 격리기술을 이용하여 집적도를 향상시킨다. 또한, SiGe HBT에서 차단주파수 특성 개선을 위하여 활성영역에 산화막을 선택적으로 마스킹한 후 SiGe를 증착하였다.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 지능형 전력소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, p형 실리콘기판(31), 매몰 산화막(Buried oxide, 32)과 n형 에피층(33)의 순서로 적층된 SOI(Silicon On Insulator) 기판을 형성하는데, 먼저 p형 실리콘 기판(31)상에 1×1015∼1×1016cm-3의 도핑농도를 갖는 0.5㎛ 두께의 n형 에피층을 형성시킨 후 선택적 마스크 작업을 통하여 산소를 이온주입하여 약 0.1㎛∼1.0㎛ 두께의 선태적 매몰산화막(32)을 형성한다. 즉, SIMOX(Separation by Implantation of Oxygen) 기술을 이용하여 SOI 기판을 형성한다. 다음에, 1×1015∼1×1016cm-3의 도핑농도를 갖는 전체 0.5㎛∼2.0㎛ 두께의 n형 에피층(33)을 성장시키므로써, SOI 구조를 완성한다.
다음에, nLDMOS 및 nNMOS의 p형 웰(34) 형성을 위하여 마스크작업을 통해 n형 에피층(33)에 붕소를 1×1012∼1×1013cm-3의 도핑농도와 60KeV∼120KeV의 에너지로 이온주입한다.
도 3b에 도시된 바와 같이, SiGe-HBT와 CMOS 소자, CMOS 소자와 바이폴라 소자, 바이폴라 소자와 nLDMOS 소자간을 격리시키는 트렌치(35)를 형성하며, 트렌치내에 측벽산화막(36), TEOS막(37) 및 다결정실리콘층(38)을 매립시킨다.
트렌치(35)의 매립 방법에 대해 설명하면, 먼저 500Å 두께의 제1 산화막, 2000Å 두께의 제1 질화막, 1㎛ 두께의 제2 산화막을 마스크층으로 사용하여 실리콘웨이퍼를 SOI기판의 매몰산화막(32)에 이를때까지 건식식각하여 수직프로파일의 트렌치(35)를 형성한 후, 습식산화를 실시하여 측벽산화막(36)을 형성한다. 이어서, 트렌치(35)에 4000Å 두께의 TEOS막(37)을 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 형성하고, TEOS막(37)위에 다시 9000Å의 다결정실리콘층(38)을 형성하여 트렌치(35)를 매립시킨다.
다음으로, 트렌치(35) 부분을 제외한 다른 부분에 형성된 다결정실리콘층(38)을 제거하기 위하여 제1 질화막이 노출될 때까지 다결정실리콘층(38), TEOS막(37)과 제2 산화막(36)을 래핑(lapping) 방법으로 제거한다. 래핑에 의해 손상된 제1 질화막은 습식식각으로 제거하고 다시 LPCVD 방법으로 1200Å 두께의 제2 질화막을 적층한 후 활성영역을 마스크 작업한 다음, 건식식각법으로 제2 질화막을 식각한다.
다음으로, 식각처리된 제2 질화막을 마스크로 노출된 활성영역에 7500Å 두께의 필드산화막(39a, 39b, 39c, 39d, 39e)을 열산화 방법으로 성장시켜 소자 격리를 완료한 후, 제2 질화막을 제거한다.
이때, 필드산화막(39a, 39b, 39c, 39d, 39e)중에서 제1 필드산화막(39a)은 각 트렌치(35) 상부에 형성되고, 제2 필드산화막(39b)은 SiGe-HBT의 활성영역에 형성되며, 제3 필드산화막(39c)은 CMOS 소자의 nMOS 소자와 pMOS 소자 사이의 활성영역에 형성되고, 제4 필드산화막(39d)은 바이폴라 소자의 활성영역에 형성되며, 제5 필드산화막(39e)은 nLDMOS 소자의 활성영역 상부에 형성된다.
이상에서 설명한 바와 같이, 질화막을 마스크로 이용하여 필드산화막을 형성하는 방법은 통상적으로 LOCOS(Local oxidation of silicon)법으로 알려져 있다.
그 다음은, 마스크 작업을 통하여 nLDMOS 소자의 개방형 드리프트층(40)과 바이폴라소자의 콜렉터싱커(41)를 형성한다. 먼저 개방형 드리프트층(40)과 콜렉터싱커(41)는 직렬 저항 감소 특성을 위하여 인(Phosphorous; P)을 1×1014∼1×1016cm-3의 도핑농도와 40KeV∼120KeV의 에너지로 이온주입한 후 800℃∼1100℃에서 10분∼200분간 열처리하여 형성한다.
도 3c에 도시된 바와 같이, 바이폴라소자의 베이스영역(42) 및 에미터영역(43)을 형성한다.
먼저, 베이스 영역(42)을 형성하기 위하여 마스크 작업을 통하여 붕소(Boron; B)를 1×1013∼1×1015cm-3의 도핑농도와 10KeV∼100KeV의 에너지로 이온주입한 후, 800℃∼1100℃에서 10분∼200분간 열처리한다. 다음에, 에미터 영역(43)의 마스크 작업을 통하여 비소(As)를 1×1015∼1×1016cm-3의 도핑농도와 50KeV∼150KeV의 에너지로 이온주입한 후, 800℃∼1100℃에서 10분∼200분간 열처리한다. 이때, SiGe-HBT의 콜렉터 영역(44)도 동시에 형성된다.
도 3d에 도시된 바와 같이, nLDMOS와 nMOS의 문턱전압 조절, pMOS의 n 웰, SiGe-HBT의 SiGe 베이스 박막, 폴리실리콘 베이스 전극을 형성한다.
먼저 nLDMOS 및 nMOS의 문턱전압 조절(n-CH Vt implant)을 위하여 마스크 작업한 후 붕소(B)를 1×1011∼1×1013cm-3의 도핑농도와 10KeV∼100KeV의 에너지로 이온주입한다. 그리고 pMOS의 n형 웰(45) 및 문턱전압 조절(n well and p-CH Vt implant)을 위하여 마스크 작업한 후 각각 인(P)과 붕소(B)를 1×1012∼1×1014cm-3 의 도핑농도와 100KeV∼1000KeV의 에너지로 주입하고, 1×1011∼1×1013cm-3의 도핑농도와 10KeV∼100KeV의 에너지로 주입한다. 이때, 이온주입된 인(P)은 게이트산화막 형성 과정 등의 후속 열공정에 의하여 확산되어 n형 웰(45)을 형성하게 된다.
다음, SiGe 베이스 박막 및 베이스 전극 형성을 위해 1000Å∼5000Å의 산화막(46)을 성장시킨 후 SiGe-HBT의 베이스 영역을 패터닝한 다음, 1×1018∼1×1020cm-3의 붕소(B)가 인시튜 도핑된 20∼100nm 두께의 SiGe 박막(47)을 성장시킨다. 이때, 10nm 정도의 두께는 순수한 실리콘 박막으로 성장시킨다. 여기서, 필드산화막(39b) 상부에는 다결정실리콘층(48)이 성장되어 이를 베이스 전극으로 사용하고, 활성영역상에는 SiGe 박막(47)이 성장된다. 다음, SiGe HBT 이외의 나머지 부분에 형성된 SiGe 박막을 제거한다.
도 3e에 도시된 바와 같이, SiGe-HBT의 에미터 전극 형성을 위한 산화막(49) 성장 과정과 게이트산화막(50) 형성 과정을 진행한다.
먼저, 전면에 1000Å∼5000Å의 산화막(49)을 증착한 후, 습식 또는 건식식각 방법으로 SiGe HBT 이외의 나머지 부분과 에미터 영역으로 예정된 부분의 산화막(49)을 제거한다. 그후 게이트산화막(50)을 형성하기 위해 700℃∼1000℃에서 5∼15nm의 게이트산화막(50)을 형성시킨 다음, nLDMOS와 CMOS를 제외한 나머지 부분의 게이트산화막(50)을 제거한다.
도 3f에 도시된 바와 같이, nLDMOS와 CMOS의 게이트전극(51) 및 SiGe HBT의 에미터 전극(52)을 형성한다.
먼저, 1×1019∼1×1021cm-3의 농도를 갖는 1000Å∼5000Å의 n형 다결정실리콘층을 증착한 다음, 1000Å∼10000Å의 캡산화막을 증착한다. 마스크 작업을 통하여 캡산화막과 n형 다결정실리콘층을 순서대로 건식식각하여 CMOS의 게이트전극(51), SiGe-HBT의 에미터전극(52), nLDMOS의 게이트전극(53)을 형성한다. 따라서, SiGe-HBT의 에미터전극(52)과 각 게이트전극(51,53)은 그 상부에 캡산화막(51a)을 포함한다.
도 3g에 도시된 바와 같이, nLDMOS 및 nMOS의 nLDD 영역(54a)과 pMOS의 pLDD 영역(54b)을 형성하고, 게이트전극(53) 및 에미터전극(52)의 양측벽에 스페이서(55)를 형성한다.
먼저, nLDMOS 및 nMOS의 nLDD 영역(54a)을 형성하기 위해 해당부분을 포토작업하여 인(P)을 이온주입하고, pMOS의 pLDD 영역(54b)을 형성하기 위해 역시 해당부분을 포토작업한 후 BF2를 이온주입한다. 그 다음, 스페이서용 산화막을 전면에 도포한 후 마스크없이 건식식각하여 에미터전극(52) 및 게이트전극(53)의 양측벽에 스페이서(55)를 형성한다.
도 3h에 도시된 바와 같이, nLDMOS의 n형 소스영역(56a), p형 소스영역(57a) 및 n형 드레인영역(56b)을 형성하고, nMOS의 n형 소스영역(56c)과 n형 드레인영역(56d), pMOS의 p형 소스영역(57b)과 p형 드레인영역(57c)을 형성한다.
먼저, nLDMOS의 소스영역(56a) 및 드레인영역(56b), nMOS의 소스영역(56c)과 드레인영역(56d)을 형성하기 위하여 마스크 작업을 통하여 인(P) 또는 비소(As)를 1×1015∼1×1016cm-3의 도즈와 30KeV∼80KeV의 에너지로 이온주입한다. 이때, 바이폴라 소자의 콜렉터영역(56e)과 SiGe-HBT의 콜렉터영역(56f)도 함께 형성된다.
그 다음, nLDMOS의 p형 소스영역(57a)과 바이폴라 소자의 p형 베이스 영역(57d) 및 pMOS의 p형 소스영역(57b), p형 드레인영역(57c)을 형성하기 위해 마스크 작업을 통하여 BF2를 1×1015∼1×1016cm-3의 도즈와 20KeV∼100KeV의 에너지로 이온주입한다. 그리고 800℃∼1000℃에서 10∼60분간 열처리한다.
도 3i에 도시된 바와 같이, 모든 소자들의 접점(59)을 형성한다.
먼저, 5000Å∼15000Å의 층간절연막(58)을 도포한 다음, 마스크작업을 통하여 각 소자의 소스영역, 게이트전극, 에미터전극, 드레인영역, 베이스영역, 콜렉터영역을 개방한 후 5000Å∼10000Å의 메탈을 증착하여 접점(59)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 서브마이크론급에서도 100V 이상의 고내압 특성이 가능한 개방형 드레인을 갖는 LDMOS 소자의 구조 및 40GHz 이상의 초고속 스위칭 특성을 갖는 SiGe HBT, 얕은 접합깊이에서도 60V 이상의 고내압특성이 가능한 바이폴라 소자, 고집적이 가능한 서브마이크론급 MOS 소자 등을 부분 SOI 기판을 사용하여 온칩(On-chip)에 구현하므로써 지능형 전력소자에 비해 더욱더 고내압/초고속/저전력 특성을 만족시키는 첨단 지능형 전력소자를 구현할 수 있는 효과가 있다.
또한, 본 발명의 지능형 전력소자는 고성능/다기능/소형화 특성이 요구되는 자동차 전자제어 시스템 및 고속 하드디스크드라이버 및 기타 정보통신 시스템에 다양하게 적용할 수 있는 효과가 있다.
도 1은 종래기술에 따른 지능형 전력소자의 수직 단면도,
도 2는 본 발명의 실시예에 따른 SiGe HBT가 내장된 지능형 전력소자의 수직 단면도,
도 3a 내지 도 3i는 본 발명의 실시예에 따른 SiGe HBT가 내장된 지능형 전력소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : p형 기판 32 : 매몰 산화막
33 : n형 에피층 34 : p웰
35 : 트렌치 38 : 다결정실리콘층
39a,39b,39c,39d : 필드산화막 40 : nLDMOS 소자의 개방형 드리프트층
41 : 바이폴라소자의 콜렉터싱커 42 : 바이폴라소자의 베이스영역
43 : 바이폴라소자의 에미터터영역 44 : SiGe-HBT의 콜렉터영역
47 : SiGe 베이스층 48 : 다결정실리콘층
50 : 게이트산화막 51 : 게이트전극

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 일정 지역에서 개방된 공간을 갖는 산소이온주입층이 두 반도체층 사이에 삽입된 SOI 기판 위에 온칩화된 실리콘게르마늄 이종접합 바이폴라 소자, CMOS 소자, 바이폴라 소자 및 LDMOS 소자;
    상기 실리콘게르마늄이종접합소자와 상기 CMOS 소자, 상기 CMOS 소자와 상기 바이폴라 소자, 상기 바이폴라 소자, 상기 LDMOS 소자 각각을 격리시키는 상기 SOI 기판 표면의 필드산화막; 및
    상기 필드산화막의 바닥으로부터 상기 SOI 기판의 산소이온주입층에 이르는 깊이를 갖고 TEOS막과 다결정실리콘층이 매립된 트렌치를 포함하고,
    상기 LDMOS 소자는 소스영역, 드리프트층 및 상기 드리프트층 내에 구비된 드레인영역을 갖되 상기 드리프트층이 상기 산소이온주입층의 개방된 공간을 통해 상기 SOI 기판의 하부 반도체층까지 확산된 개방형 드리프트층인 것을 특징으로 하는 지능형 전력소자.
  5. 삭제
  6. 이종접합바이폴라소자, CMOS 소자, 바이폴라 소자 및 LDMOS 소자가 온칩화된 지능형 전력 소자의 제조 방법에 있어서,
    일정 지역에서 개방된 공간을 갖는 매몰 산화막이 두 반도체층 사이에 삽입된 SOI 기판을 형성하는 단계;
    상기 LDMOS의 소스영역과 상기 CMOS 소자의 nMOS 영역에 p웰을 형성하는 단계;
    상기 SOI 기판을 선택적으로 식각하여 각 소자간 격리를 위한 트렌치와 각 소자의 활성영역을 정의하는 필드산화막을 형성하는 단계;
    상기 LDMOS의 개방형 드레인과 상기 바이폴라소자의 콜렉터싱커를 동시에 형성하는 단계;
    상기 바이폴라소자의 베이스영역을 형성하는 단계;
    상기 바이폴라소자의 에미터영역과 상기 이종접합바이폴라소자의 콜렉터영역을 동시에 형성하는 단계;
    상기 CMOS 소자의 pMOS 영역에 n웰을 형성하는 단계;
    상기 n웰을 포함한 전면에 상기 이종접합바이폴라소자의 활성영역을 노출시키는 창을 갖는 산화막을 형성하는 단계
    상기 창을 통해 상기 이종접합바이폴라소자의 활성영역에 연결되는 실리콘게르마늄 베이스층을 형성하는 단계;
    상기 CMOS 소자와 상기 LDMOS 소자의 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 상기 CMOS 소자와 상기 LDMOS 소자의 게이트전극을 형성함과 동시에 상기 실리콘게르마늄 베이스층에 연결되는 상기 이종접합바이폴라소자의 에미터를 형성하는 단계;
    상기 CMOS 소자와 상기 LDMOS의 LDD 영역을 동시에 형성하는 단계; 및
    상기 LDMOS와 상기 CMOS 소자의 소스/드레인영역과 상기 이종접합바이폴라소자의 콜렉터영역과 상기 바이폴라소자의 베이스와 콜렉터 영역을 각각 형성하는 단계
    를 포함하는 지능형 전력 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 SOI 기판을 형성하는 단계는,
    불순물이 도핑된 기판상에 선택적 마스크 작업을 통하여 산소를 이온주입하여 상기 LDMOS의 드레인 아래에서 일정 부분이 개방된 상기 매몰산화막을 형성하는 단계; 및
    상기 매몰산화막상에 에피층을 성장시키는 단계
    를 포함하는 것을 특징으로 하는 지능형 전력 소자의 제조 방법.
  8. 제6 항 또는 제7항 에 있어서,
    상기 LDMOS의 개방형 드레인을 형성하는 단계는,
    상기 LDMOS의 드레인으로 예정된 부분에 불순물을 이온주입하고 확산시켜 상기 매몰산화막의 개방된 부분을 통과하는 깊이를 갖는 상기 개방형 드레인을 형성하는 것을 특징으로 하는 지능형 전력 소자의 제조 방법.
  9. 삭제
  10. 삭제
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