KR100188121B1 - 비씨디 모스의 제조 공정 - Google Patents

비씨디 모스의 제조 공정 Download PDF

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Abstract

본 발명은 BCDMOS(Bipolar + CMOS + Double Diffused MOS)의 제조 공정에 관한 것으로 특히, 웨이퍼의 소정 영역에 제1, 제2 전도성 웰영역을 인접하게 형성시키고 상기 제2 전도성 웰의 전체 영역과 제1 전도성 웰 영역의 중심부에 대응하는 소정의 영역 및 임의의 특정 영역의 중심부와 주변에 대응하는 부분 이외의 영역이 노출될 수 있도록 사진작업과 식각공정을 수행하는 제1 공정과; 특정 영역에 해당하는 부분만을 노출시키도록 포토 레지스터를 형성하고 노출된 영역에 제1 전도성 이온을 주사하여 제2 의 제1 전도성형 웰 영역을 생성시키는 제2 공정과; 제2 공정에서 형성되어진 포토 레지스터를 제거하여 제1 공정에서 생성되어진 제1 전도성형 웰영역을 노출시킨 후 제2 전도성 양이온을 주사하여 각각의 제1 전도성형 웰영역에 제2 전도성 양이온 영역을 생성시키는 제3 공정과; 제2 공정에서 생성되어진 제2 의 제1 전도성형 웰 영역의 중심부와 제1 공정에서 생성되어진 제2 전도성형 웰영역에서 중심부를 제외한 영역만이 노출될 수 있도록 사진작업과 식각공정을 수행하는 제4 공정과; 제4 공정을 통해 노출되어진 영역에 제2 전도성 양이온을 주사하여 해당 영역에 제2 전도성 양이온 영역을 생성시키는 제5 공정; 및 각 전도성 영역에 금속배선을 형성하는 제6 공정을 포함하는 것을 특징으로 하는 비씨디 모스의 제조 공정을 제공하면 종전의 제조공정에 비하여 사진작업을 줄일 수 있어 소자 특성변화를 최소화하고 미세 공정의 실현이 가능해져 칩 사이즈가 작아지며 동작저항도 줄일 수 있다.

Description

비씨디 모스(BCDMOS)의 제조 공정
제1도는 BCDMOS의 일반적인 구조중 일예의 단면 예시도.
제2도는 제1도와 다른 일예의 단면 예시도.
제3도는 BCDMOS를 구성하는 구조중 VDMOS의 동작 구조를
설명하기 위한 예시도.
제4도는 BCDMOS를 구성하는 구조중 LDMOS의 동작 구조를 설명하기 위한 예시도.
제5도는 BCDMOS의 종래 제작 공정 예시도.
제6도는 본 발명에 따른 BCDMOS의 제작 공정 예시도.
본 발명은 BCDMOS(Bipolar + CMOS + Double Diffused MOS)의 제조 공정에 관한 것으로 특히, 제조 겅정상에서 N+소스 영역을 생성하기 위한 사진작업을 수행하지 않도록 함으로써 소자 특성변화를 최소화할 수 있는 비씨디 모스의 제조 공정에 관한 것이다.
일반적으로, BCDMOS는 바이폴라 소자와 CMOS 및 DMOS등 3가지 소자의 복합 구조로 이루어졌으며, 바이폴라 소자의 고속주파수, 고전압(High Voltage) 특성과 CMOS의 저전압(Low Voltage), 고집적도 특성, 및 DMOS의 low Rds(on) power control 특성을 병합한 소자이다.
그러므로, 상술한 BCDMOS에서 얻을 수 있는 특징은 단일칩에 전원 디바이스와 논리 로직기능과 고전압/전류의 전력 출력 기능을 집적가능하게 하며 칩 사이즈가 작고 전력소모가 적으며, 고내압 고전류 구동이 가능하다는 것이다.
상술한 바와 같은 BCDMOS는 크게 VDMOS(Vertical DMOS)를 사용하는 경우와 LDMOS(Lateral DMOS)를 사용하는 경우로 구분하는데, 그 각 경우에 해당하는 BCDMOS의 대표적인 구성은 첨부한 제1도와 제2도에 도시되어 있는 바와 같다.
즉, 첨부한 도면중 제1도는 VDMOS를 사용하는 경우의 BCDMOS 구조이고, 제2도는 LDMOS를 사용하는 경우의 BCDMOS 구조이다.
이는 BCDMOS에서 사용되는 DMOS기술의 종류로 구분되는 것을 VDMOS와 LDMOS의 구성은 첨부한 제3도와 제4도에 도시되어 있는 바와같고, 각각의 장단점은 아래의 표와 같다.
상술한 바와 같은 두 개 구성이 각각 장단점이 있으므로하여 설계자는 이를 선택적으로 어느 하나를 또는 조합하여 BCDMOS를 설계하게 된다.
지금까지, BCDMOS의 일반적인 특징 사항에 대하여 대략적으로 살펴보았으므로 이하에서는 첨부한 제5도를 참조하여 BCDMOS의 종래 제조 공정중 금속배선을 형성하기 전까지의 공정을 살펴보기로 하겠다.
웨이퍼(1)의 소정 영역에 P형 웰(2)과 N형 웰(3)을 인접하게 형성시키고 상기 P형 웰(2)과 N형 웰(3)의 사이에 그리고 웨이퍼의 다른 영역에 특정 패턴에 따른 로코스(LOCOS; localized oxidation of silicon)(4)을 형성한다. 이후, 상기 로코스(4)가 차지하는 영역 이외의 영역에 소정의 두께로 산화막(5)을 형성시킨 후 전체의 웨이퍼 영역에 대하여 순차적으로 게이트 폴리(6)와 포토 레지스터(7)를 증착한다. 증착되어진 포토 레지스터(7)의 대하여 소정 패턴의 마스크를 사용한 노광과 포스트 베이크의 공정 또는 디스컴 공정을 통해 상기 P형 웰(2)과 N형 웰(3)의 상측영역의 중심부에 대응하는 소정의 영역과 임의의 특정 영역에 대응하는 부분만을 남기게 된다.(제5(가)도 참조).
상기 제5(a)도에 도시되어 있는 바와 같이 포토 레지스터(7)가 제거됨에 따라 노출되어진 게이트 폴리(6)를 식각하여 상기 게이트 폴리(6) 아래에 위치하는 산화막(5)을 노출시킨다. 이후, 잔존하는 포토 레지스터(7)를 제거하고 전체의 웨이퍼 영역에 대하여 포토 레지스터(8)를 증착한다. 증착되어진 상기 포토 레지스터(8)에 대하여 소정 패턴의 마스크를 사용한 노광과 포스트 베이크 및 디서컴 등의 공정을 통해 상기 특정 영역에 대응하는 부분의 포토 레지스터(8)를 제거한 후 P형 전도성을 갖는 이온(9)을 주사하게 된다. 이러한 과정을 거쳐 상기 특정 영역에 P형 보디(10)가 형성된다(제5(b)도 참조).
이온(9)의 주사 과정을 통하여 P형 보디(10)가 형성되면, 잔존하는 포토 레지스터(8)를 제거한 후 전체의 웨이포 영역에 대하여 포토 레지스터(11)를 증착한다. 이후, 증착되어진 상기 포토 레지스터(11)에 대하여 소정 패턴의 마스크를 사용한 노광과 포스트 베이크 및 디스컴 등의 공정을 통해 상기 P형 웰(2) 영역과 P형 보디(10) 영역에 대응하는 포토 레지스터를 제거한다. 이때, 상기 P형 보디(10) 영역에 대해서는 그 중심의 소정 영역에 대해서는 상기 포토 레지스터(11)를 제거하지 않는다. 이후, N 형 전도성을 갖는 이온(12)을 주사하게 된다.(제5(c)도참조).
N+형 전도성을 갖는 이온(12)이 주사되면 상기 P형 웰(2) 영역과 P형 보디(10) 영역에서 중심부위 이외의 영역에 N 형 영역(13)이 생성되고, N 형 영역(13)이 생성 완료되면 잔존하는 포토 레지스터(11)를 제거한다. 이후, 다시 전체 웨이퍼 영역에 대하여 새로운 포토 레지스터(14)를 증착하고, 증착되어진 상기 포토 레지스터(14)에 대하여 소정 패턴의 마스크를 사용한 노광과 포스트 베이크 및 디스컴 등의 공정을 통해 상기 제5(c)도에서 포토 레지스터(11)가 잔존하였던 영역에 대응하는 영역 즉, N형 웰(3) 영역과 P형 보디(10) 영역의 중앙부에 대응하는 포토 레지스터를 제거한다. 해당 영역에 대하여 상기 포토 레지스터(14)가 제거되면 P 형 전도성을 갖는 이온(15)이 주사된다(제5(d)도 참조).
상기와 같은 과정을 통하여 P 형 전도성을 갖는 이온(15)이 주사되면 상기 N형 웰(3) 영역에서 중심부위 이외의 영역과 P형 보디(10) 영역의 중심부에 해당하는 영역에 P 형 영역(16)이 생성되게 된다. 이후, 상기 포토 레지스터(14)를 제거하면 금속배선을 형성하기 전까지의 공정이 완료된다(제5(e)도 참조).
상술한 공정을 통하여 상기 P형 웰(2) 영역에는 NMOS에 해당하게 되고, N형 웰(3) 영역에는 PMOS에 해당하게 됨으로써, P형 웰(2)과 N형 웰(3) 영역은 전체적으로 CMOS에 대응하게 된다. 반면에 P형 보디(10)영역에 대응하는 부분은 NPN형 바이폴라소자에 대응하게 된다.
이때, 일반적으로 BCDMOS 제작 공정에서 가장 중요 영향을 미치는 부분으로는 P , N 소스의 형성 공정으로써, 실제적으로 성능에 미치는 영향은 P , N 소스의 형성 작업에 의해 결정하게 되어 있다.
이와 같은, 종래의 제조공정에서 P , N 소스 이온 주입을 위해서는 필수적으로 사진 작업 즉, 상술한 포토 레지스터의 증착과 제거의 과정이 일련의 작업이 필요한데, 사진작업은 기본적인 작업 오차를 가지고 있으므로 인해 이에 대한 보정을 위해서는 디자인 룰이 커져야 하므로 칩 사이즈가 커져서 생산성 측면이나 서브 마이크론 룰 DMOS에 적절하지 않고 동작 저항도 커지게 된다.
상술한 문제점을 해소하기 위한 본 발명의 목적은, N 소스 형성은 사진 작업없이 진행하고 P 소스 형성은 게이트 폴리 형성시에 형성함으로써, 잘못 정렬(Miss Alignmemt)됨에 따라 발생되는 소자 특성 변화를 최소화하고 미세 공정의 실현이 가능해져 칩 사이즈가 작아지며 동작저항도 줄일 수 있도록 하기 위한 BCDMOS의 제조 공정을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 특징은, 웨이퍼의 소정 영역에 제1, 제2 전도성형 웰을 인접하게 형성시키고 상기 제2 전도성형 웰의 전체 영역과 제1 전도성형 웰 영역의 중심부에 대응하는 소정의 영역 및 임의의 특정 영역의 중심부와 주변에 대응하는 부분 이외의 영역이 노출될 수 있도록 사진작업과 식각공정을 수행하는 제1 공정과, 상기 특정 영역에 해당하는 부분만을 노출시키도록 포토 레지스터를 형성하고 노출된 영역에 제1 전도성 이온을 주사하여 제2의 제1 전도성형 웰 영역을 생성시키는 제2 공정과, 상기 제2 공정에서 형성되어진 포토 레지스터를 제거하여 제1 공정에서 생성되어진 제1 전도성형 웰영역을 노출시킨 후 제2 전도성 양이온을 주사하여 각각의 제1 전도성형 웰영역에 제2 전도성 양이온 영역을 생성시키는 제3 공정과, 상기 제2 공정에서 생성되어진 제2의 제1 전도성형 웰 영역의 중심부와 제1 공정에서 생성되어진 제2 전도성형 웰영역에서 중심부를 제외한 영역만이 노출될 수 있도록 사진작업과 식각공정을 수행하는 제4 공정과, 제4 공정을 통해 노출되어진 영역에 제2 전도성 양이온을 주사하여 해당 영역에 제2 전도성 양이온 영역을 생성시키는 제5 공정 및 각 전도성 영역에 금속배선을 형성하는 제6 공정을 포함하는 데 있다.
상기한 특징에 의하여, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면 제6도를 참조로 하여 상세히 설명한다.
웨이퍼(1)의 소정 영역에 P형 웰(2)과 N형 웰(3)을 인접하게 형성시키고 상기 P형 웰(2)과 N형 웰(3)의 사이에 그리고 다른 웨이퍼 영역에 특정 패턴에 따른 로코스(4)을 형성한다. 이후, 상기 로코스(4)가 차지하는 영역 이외의 영역에 소정의 두께로 산화막(5)을 형성시킨 후 전체의 웨이퍼 영역에 대하여 게이트 폴리(6)를 증착한다. 증착되어진 게이트 폴리(6)위에 순차적으로 얇은 산화막(30)과 질화막(31) 그리고 포토 레지스터(7)를 증착한다. 증착되어진 포토 레지스터(7)의 대하여 소정 패턴의 마스크를 사용한 노광과 프스트 베이크 및 디스컴 등의 공정을 통해 상기 N형 웰(3)의 전체 영역과 P형 웰(2) 상측 영역의 중심부에 대응하는 소정의 영역과 임의의 특정 영역에 대응하는 부분만을 남기게 된다. 이때, 상기 특정영역의 중심 소정 영역에 대해서는 상기 포토 레지스터(7)를 제거하지 않는다(제6(a)도 참조).
상기 제6(a)도에 도시되어 있는 바와 같이 포토 레지스터(7)가 제거됨에 따라 노출되어진 게이트 폴리(6)와 산화막(30) 및 질화막(31)를 식각하여 상기 게이트 폴리(6) 아래에 위치하는 산화막(5)을 노출시킨다. 이후, 잔존하는 포토 레지스터(7)를 제거하고 전체의 웨이퍼 영역에 대하여 포토 레지스터(8)를 증착한다. 증착되어진 상기 포토 레지스터(8)에 대하여 소정 패턴의 마스크를 사용한 노광과 포스트 베이크 및 디스컴 등의 공정을 통해 상기 특정 영역에 대응하는 부분의 포토 레지스터(8)를 제거한 후 P형 전도성을 갖는 이온(9)을 주사하게 된다. 이러한 과정을 거쳐 상기 특정 영역에는 P형 보디(10)가 형성된다(제6(b)도 참조).
상술한 이온(9)의 주사 과정을 통하여 P형 보디(10)가 형성되면, 잔존하는 포토 레지스터(8)를 제거하고 N 형 전도성을 갖는 이온(12)을 주사하게 된다(제6(c)도 참조).
N 형 전도성을 갖는 이온(12)이 주사되면 상기 P형 웰(2) 영역과 P형 보디(10) 영역에서 중심부위 이외의 영역에 N 형 영역(13)이 생성된다(제6(c)도 참조).
N 형 영역(13)이 생성 완료되면 이를 열처리하게 되는데 이때 노출되어 있던 산화막(5)이 좀더 두꺼운 산화막(32)으로 변형된다(제6(d)도 참조).
이후, 다시 전체 웨이퍼 영역에 대하여 새로운 포토 레지스터(14)를 증착하고, 증착되어진 상기 포토 레지스터(14)에 대하여 소정 패턴의 마스크를 사용한 노광고 포스트 베이크 및 디스컴 등의 공정의 통해 N형 웰(3) 영역과 P형 보디(10) 영역의 중앙부에 대응하는 포토 레지스터를 제거한다. 이때, N형 웰(3) 영역의 중앙부에서는 포토 레지스터를 제거하지 않는다(제6(e)도 참조).
해당 영역에 대하여 상기 포토 레지스터(14)가 제거되면 노출되어 있는 게이트 폴리(6)와 산화막(30) 및 질화막(31)을 식각하여 상기 게이트 폴리(6) 아래에 위치하는 산화막(5)을 노출시킨다. 이후, P 형 전도성을 갖는 이온(15)이 주사된다(제6(f)도 참조).
상기와 같은 과정을 통하여 P 형 전도성을 갖는 이온(15)이 주사되면 상기 N형 웰(3) 영역에서 중심부위 이외의 영역과 P형 보디(10) 영역의 중심부에 해당하는 영역에 P 형 영역(16)이 생성되게 된다. 이후, 상기 포토 레지스터(14)과 산화막(30) 및 질화막(31)을 제거하면 금속배선을 형성하기 전까지의 공정이 완료된다(제6(g)도 참조).
지금까지의 설명에서 VDMOS 혹은 LDMOS에 해당하는 부분의 공정에 대한 설명은 생략하였는데, 이는 본 발명에서 달성하고자 하는 부분이 N 이온의 주입시에 사진 작업에 따른 공정을 줄이는데 있기 때문에 본 발명을 설명하기 용이한 부분을 예로 들어 설명하였기 때문이다.
상기와 같은 본 발명에 따른 제조공정을 제공하면, 종전의 제조공정에 비하여 N 이온의 주입을 위한 사진작업을 줄일 수 있어 소자 특성 변화를 최소화하고 미세 공정의 실현이 가능해져 칩 사이즈가 작아지며 동작저항도 줄일 수 있다.

Claims (9)

  1. 웨이퍼의 소정 영역에 제1, 제2 전도성 웰영역을 인접하게 형성시키고 상기 제2 전도성 웰의 전체 영역과 제1 전도성 웰 영역의 중심부에 대응하는 소정의 영역 및 임의의 특정 영역의 중심부와 주변에 대응하는 부분 이외의 영역이 노출될 수 있도록 사진작업과 식각공정을 수행하는 제1 공정과; 상기 특정 영역에 해당하는 부분만을 노출시키도록 포토 레지스터를 형성하고 노출된 영역에 제1 전도성 이온을 주사하여 제2의 제1 전도성형 웰 영역을 생성시키는 제2 공정과; 상기 제2 공정에서 형성되어진 포토 레지스터를 제거하여 제1 공정에서 생성되어진 제1 전도성형 웰영역을 노출시킨 후 제2 전도성 양이온을 주사하여 각각의 제1 전도성형 웰영역에 제2 전도성 양이온 영역을 생성시키는 제3 공정과; 상기 제2 공정에서 생성되어진 제2 의 제1 전도성형 웰 영역의 중심부와 제1 공정에서 생성되어진 제2 전도성형 웰영역에서 중심부를 제외한 영역만이 노출될 수 있도록 사진작업과 식각공정을 수행하는 제4 공정과; 제4 공정을 통해 노출되어진 영역에 제2 전도성 양이온을 주사하여 해당 영역에 제2 전도성 양이온 영역을 생성시키는 제5 공정; 및 각 전도성 영역에 금속배선을 형성하는 제6 공정을 포함하는 것을 특징으로 하는 비씨디 모스의 제조 공정.
  2. 제1항에 있어서, 상기 제1 전도성은 P형인 것을 특징으로 하는 비씨디 모스의 제조 공정.
  3. 제1항에 있어서, 상기 제2 전도성은 N형인 것을 특징으로 하는 비씨디 모스의 제조 공정.
  4. 제1항에 있어서, 상기 제1 전도성 양이온은 P+형 이온인 것을 특징으로 하는 비씨디 모스의 제조 공정.
  5. 제1항에 있어서, 상기 제2 전도성 양이온은 N+형 이온인 것을 특징으로 하는 비씨디 모스의 제조 공정.
  6. 제1항에 있어서, 상기 제1 공정은 웨이퍼의 소정 영역에 제1 전도성형 웰과 제2 전도성형 웰을 인접하게 형성시키는 제1단계와 ; 상기 제1 전도성형 웰과 제2 전도성형 웰의 사이에 그리고 다른 웨이퍼 영역에 특정 패턴에 따른 로코스를 형성하는 제2 단계와; 상기 로코스가 차지하는 영역 이외의에 소정의 두께로 산화막을 형성시키는 제3 단계와; 전체의 웨이퍼 영역에 대하여 순차적으로 게이트 폴리와 산화막과 질화막 및 포토 레지스터를 증착하는 제4 단계와; 증착되어진 포토 레지스터에 대하여 소정 패턴의 마스크를 사용한 사진 작업을 통해 제1 전도성형 웰의 전체 영역과 제2 전도성형 웰 영역의 중심부에 대응하는 소정의 영역 및 임의의 특정 영역에 대응하는 부분만을 안정화 시키는 제5 단계; 및 제5 단계를 통하여 안정화된 부분 이외의 영역에 대하여 상기 게이트 폴리부분까지 식각하는 제6 단계를 포함하는 것을 특징으로 하는 비씨디 모스의 제조 공정.
  7. 제2항에 있어서, 상기 제3 단계에서 형성되는 산화막의 두께는 상기 로코스의 두께에 비하여 상대적으로 얇은 것을 특징으로 하는 비씨디 모스의 제조 공정.
  8. 제2항에 있어서, 상기 제4 단계에서 증착되는 산화막과 질화막의 두께는 게이트 폴리의 두께에 비하여 상대적으로 얇은 것을 특징으로 하는 비씨디 모스의 제조 공정.
  9. 제1항 또는 제6항에 있어서, 상기 제3 공정이후 상기 제1 공정의 제6단계를 통하여 노출되어진 산화막을 열처리하여 해당 산화막을 좀더 두껍게 변형시킨 후 제4 공정으로 진행하는 열처리 공정을 포함하는 것을 특징으로 하는 비씨디 모스의 제조 공정.
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