JP2721877B2 - 集積電子素子の製作方法 - Google Patents

集積電子素子の製作方法

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Description

【発明の詳細な説明】 この発明は集積電子素子の、特に高電圧ＰチャネルMO
Sトランジスタの製造方法に関するものであって、特定
的には上で特定した型のMOSトランジスタとたとえばNPN
およびPNPバイポーラトランジスタ、Ｐチャネルおよび
ＮチャネルMOSおよびＤ−MOSトランジスタまたはN+領域
に設けられる集積された抵抗器のようなエピタキシャル
層でのN+領域を有する別の素子の製造方法に関するもの
である。 現在、少なくとも１つの高電圧ＰチャネルMOSトラン
ジスタと特定された型の別の素子を含む集積回路を製造
するために、少なくともＰチャネルMOSのドレイン延長
領域と、同じMOSおよび関連した素子のN+領域を得るた
めに一連の段階が設けられている。実際問題として先行
技術の素子では、表面はマスクされ、ドレイン延長が設
けられるであろう素子の主要表面でのみのホウ素注入を
可能にし、次に再びマスクされ、N+領域を提供するため
にリン注入を行なう。次に続く熱処理は素子表面の酸化
と同様、関連領域でそれぞれホウ素およびリンの拡散を
引き起こす。 そのような方法は現在広範に使用されているが、それ
ぞれドレイン延長部領域と付加的なN+領域を得るために
２つの異なるマスクを作る必要があるので高価である。 それゆえこの発明の狙いは、集積された電子素子、特
にわずかな数の処理段階を有する高電圧ＰチャネルMOS
トランジスタの製造方法を提供することである。 この狙いの範囲内で、この発明の特定の目的は、エピ
タキシャル層のP-およびN+領域を形成するために１つの
マスクのみを必要とし、こうして同じ素子を安く仕上げ
るために、完成した電子素子の製造コストおよび時間が
減じられる方法を提供することである。 この発明の少なからぬ目的は、本来電子産業で公知で
ある１つの段階を用いて、それゆえ現在使用されている
機械によってたやすく行なわれることができ、さらに全
く信頼性があり、かつ公知の方法に従って製造された素
子と等しい素子の製造を可能にする方法を提供すること
である。 この狙いおよび述べられた目的そしてこれから後に明
らかとなるであろうその他は、集積された電子素子、特
に高電圧ＰチャネルMOSトランジスタに製造方法で達成
され、その方法は素子の主要表面を規定するエピタキシ
ャル層を提供するための複数個の段階を含み、少なくと
も第１の領域は前記エピタキシャル層でP-導電性でかつ
少なくとも第２の領域は前記エピタキシャル層でN+導電
性であり、前記第１の領域をP-導電性にするためにホウ
素注入が素子の前記主要表面上にマスクなしで行なわ
れ、そして前記第２の領域にN+導電性を設けるためにヒ
素の注入が適切なマスクによって、プリセットされる前
記主要表面の部分で行なわれ、続いて熱処理段階が注入
されたホウ素およびヒ素を拡散するために実行され、そ
うして前記ホウ素および前記ヒ素は前記プリセット部分
で相互作用しかつヒ素は前記プリセット領域でホウ素の
拡散を禁止することを特徴とする。 この発明のさらに他の特性および利点は添付の図面を
参照して説明される、この発明に従った方法の好ましい
が余すところないわけではない実施例の以下の説明から
明らかとなるであろう。 第２図は高電圧ＰチャネルMOSトランジスタとNPNバイ
ポーラトランジスタとを含む集積回路または素子の製造
における３つの連続した段階を例示するが、これらは一
方の側でのMOSトランジスタのドレイン延長部とN+ソー
ス領域の、そして他方でのバイポーラトランジスタのエ
ミッタ領域およびコレクタを強化した領域の製造の段階
に限られている。 最初の構造は１で示されるＰサブストレートとＮエピ
タキシャル層２とを含み、かつN+埋設層領域３および集
積回路の主要表面とサブストレート１との間に延在する
Ｐ型絶縁領域４とを含む。 この段階では、バイポーラトランジスタのＰ型ベース
領域５とMOSトランジスタのＰ型ソースの６とドレイン
の７の領域とが既に形成されている。回路の主要表面上
では差をつけられた厚みを有する酸化物層８が設けら
れ、その上でフォトレジストのマスク層10が既に生成さ
れており、その層はドレイン延長部領域の上にある領域
を除いて主要表面すべてを覆っている。第２図では、矢
印11がホウ素注入を示し、一方点線12はマスク10によっ
て覆われていない領域でのエピタキシャル層２で注入さ
れたホウ素原子を示している。 先行技術の方法に従えば、ホウ素の注入後マスクは取
除かれ、そして第２のマスク（第2b図では15で示されて
いる）が矢印16によって概略的に示されているリンの注
入を行なうために生成される。第2b図でわかるように、
この段階の間以前にホウ素注入にされた領域は完全に覆
われ、そしてマスクはN+型領域が形成されるであろう区
域でウインドウ部分を有する。その結果、この図では点
線17′はバイポーラトランジスタのエミッタ領域を形成
するためのリンの原子を示し、点線17″はコレクタのた
めの強化領域を形成するであろう原子を示し、そして点
線17はMOSトランジスタの本体コンタクトのために強
化領域を構成するであろうリンの原子を示す。この図で
は、７′はドレイン延長部を構成するであろうホウ素原
子の蓄積がある薄い領域を示している。 先行技術に従えば、次に第２のマスクが完全に取除か
れ、熱処理が実行され注入されたホウ素およびリンの原
子を拡散する。第2c図で指摘されているようにこの段階
は、バイポーラトランジスタのエミッタ領域20と、バイ
ポーラトランジスタのコレクタ領域21と、MOSトランジ
スタの本体コンタクトのためのN+強化領域22と、MOSト
ランジスタのP-ドレイン延長部領域７″の形成を引き起
こす。 それゆえわかるように、先行技術に従った方法はホウ
素とリンの注入のために２つの別々のマスクを得るため
に２つのリソグラフィック処理を必要とする。 それに反してこの発明に従えば、N+型導電性の領域と
P-型の導電性の領域は１つのマスクによって形成され、
ヒ素と相互作用するときホウ素の異なる挙動を利用し、
これはリンの代わりにN+領域を得るために用いられ得
る。そのような挙動はそれぞれ注入後および熱処理によ
る拡散後、半導体層の内部のヒ素およびホウ素原子の分
布を示す第３図の２つの図の中で例示されている。特
に、その後の熱処理の後に第3a図で例示されるようにヒ
素およびホウ素の分布を引き起こす注入の場合、ヒ素は
第3b図の単一曲線で例示され得るような分布を有し、ホ
ウ素は同じ領域にヒ素が注入されたかされていないかに
依存している分布を有する。特に、破線の曲線BIはヒ素
が注入されていない半導体層でのホウ素の分布を例示
し、一方連続の曲線BIIは、もしヒ素が同じ領域に注入
されているなら、拡散後のホウ素の分布を示す。わかる
ように、実際のところヒ素はホウ素の拡散に対する抑制
材を構成し、そのため実際問題としてすべての注入され
た領域でその挙動はヒ素原子注入によって支配される。
この挙動はこの発明に従った方法に採用され、そのため
ホウ素注入を行なうための先行技術のマスキングおよび
関連のリソグラフィックの処理をなくす。実際問題とし
て、この発明に従えばホウ素注入はすべての素子の主要
表面上で行なわれ、そしてN+導電性を有して形成される
べき領域のみがヒ素を注入され、こうしてここでの注入
されたホウ素の拡散を禁止し最終的にN+型導電性の領域
を与える。この発明に従った方法であるが、第２図の１
つと似ている集積回路を製作するための方法の一具体例
は第１図を参照して説明され、これはこの発明に従った
方法の４つの連続段階を例示している。この場合でもま
た、エピタキシャル層内部でのN+およびP-導電性の領域
の生成に関連した段階のみが説明され、先行の段階を省
き、第2a図で例示されるのと同じ最初の構造を得るため
に先行技術に従って実行されている。その結果、同じ部
分は同じ参照番号で参照されている。 こうして、第１図はサブストレート１と、エピタキシ
ャル層２と、埋設層３および絶縁層４を含む構造を示
す。この構造はさらにバイポーラトランジスタのベース
領域５とMOSトランジスタのＰ型ソース領域６およびド
レイン領域７を含む。素子の主要の上部表面では、差を
つけられた厚みを有する酸化物層８が与えられ、Ｎ−MO
Sトランジスタのゲート領域９が既に形成されている。
この段階でホウ素注入（第１図では矢印25によって示さ
れている）が行なわれ、これは酸化物層８の厚みを減じ
られた領域で集積回路または素子の主要表面上にホウ素
原子の蓄積につながり、これは概略的にベース領域５で
の点線26と、強化されたN+型領域が形成されるであろう
コレクタ領域での点線26′と、強化された本体領域が形
成されそしてMOSトランジスタのソース層６の内部にあ
る点線26″と、最後にドレイン延長部領域を設けるため
にドレイン領域７に隣接した点線26によって概略的に
例示されている。 ホウ素注入が終わると、ヒ素がまだ注入されていない
集積回路の主要表面のプリセット部分上にフォトレジス
ト層27の生成を含む１つのマスキングが行なわれる。特
に、ドレイン延長部が設けられるであろう領域が覆われ
る。次に、矢印28によって第１図で示されるように、ヒ
素が注入され、保護されていない領域にヒ素原子の蓄積
を引き起こし、これは図において点線31（バイポーラト
ランジスタのエミッタが形成されるであろう）と点線32
（強化されたコレクタ領域が形成されるであろう）と点
線33（MOSトランジスタの強化された本体コンタクト領
域を形成するため）によって例示されている。この図で
は、以前の注入によるホウ素原子が集中している領域2
9、30、および７′もまた概略的に示されている。 処理の引き続きの段階は周知の態様で起こり、第1c図
および第1d図で例示されるように従来の構造の製造へと
つながる。実際、ヒ素注入が終わると、現在の技術に従
ってマスクが取除かれ熱処理が行なわれ注入された原子
を拡散するのみならず素子の主要表面を酸化する。その
結果、ヒ素ホウ素原子の相互作用によって、特にホウ素
上でのヒ素によってもたらされる抑制によって、ホウ素
注入にかかわらずバイポーラトランジスタのエミッタを
構成するN+型の領域35と、同じトランジスタの強化され
たコレクタゾーンを形成するN+型の領域36と、MOSトラ
ンジスタのN+本体コンタクト型の領域37と、MOSトラン
ジスタのP-ドレイン延長部領域の領域７″が形成され
る。さらに、酸化物層38が素子の全体の主要上部表面上
に形成される。次に通常の段階が実行され、図において
例示されるようなそれぞれの電極とのコンタクトを提供
するために、化学エッチングを通して層38からの酸化物
部分40と、気相化学成長を介した第２の酸化物層部分41
と、バイポーラトランジスタのベース42、エミッタ43お
よびコレクタ44のメタライゼーションとMOSトランジス
タのソース45およびドレイン46のメタライゼーションと
を得る。 上の説明からわかるように、この発明は完全に意図さ
れた狙いを達成する。実際、先行技術の方法よりも少な
い段階でN+およびP-導電性の領域の製造をし、特にソリ
グラフィック処理をなくすることを通してその結果完成
された製品の製造時間およびコストが減じられる方法が
開示されている。 上で説明された方法はそれゆえそれ自身電子素子の製
造で産業分野では周知である段階を含みそれゆえ現在使
用できる機械で達成され得るが、周知のものより簡単で
ある。 こうして考えられている発明は多数の修正および変形
が可能で、それらのすべてはこの発明の概念の範囲内に
ある。特に、この発明に従った方法はチャネルおよびソ
ース延長部領域を形成するために高電圧ＰチャネルMOS
トランジスタのみを製造したり、または単一の集積回路
で高電圧ＰチャネルMOSトランジスタおよびたとえばPNP
バイポーラトランジスタ、ＮチャネルおよびＰチャネル
MOSおよびＤ−MOSトランジスタのような他の素子を製作
するのみならず、N+層によって形成される集積された抵
抗器を製造するために用いられ得る。さらに、まず初め
にホウ素注入段階を行なって次にヒ素注入段階を行なう
ことが好ましいが、２つの段階は互いに交換することが
でき同じ結果を達成する。 さらに、すべて詳細は他の技術的に同等物と置換され
てもよい。
【図面の簡単な説明】 第１図はこの発明に従った方法で第２図と同じ素子の製
造をするための４つの連続段階を例示する。 第２図は先行技術に従って高電圧ＰチャネルMOSトラン
ジスタとNPNバイポーラトランジスタを製作するための
３つの連続段階を例示する。 第３図はそれぞれ注入後および拡散後に半導体内にヒ素
およびホウ素の分布に関した２つの図を示す。 図において、１はＰサブストレート、２はＮエピタキシ
ャル層、３は埋設層領域、４はＰ型絶縁領域、５はＰ型
ベース領域、６はＰ型ソース領域、７はＰ型ドレイン領
域、８は酸化物層、10はマスク層、20はエミッタ領域、
21はコレクタ領域、22はN+強化領域、27はフォトレジス
ト層、38は酸化物層、41は第２の酸化物層、42はベース
メタライゼーション、43はエミッタメタライゼーショ
ン、44はコレクタメタライゼーション、45はソースメタ
ライゼーション、46はドレインメタライゼーションであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アントーニオ・アンドレイニ イタリア共和国、ミラノ ヴィア・カペ チェラトロ、38 (56)参考文献 特開 昭60−234357（ＪＰ，Ａ)

Claims (1)

  1. (57)【特許請求の範囲】 １．集積された電子素子、特に高電圧ＰチャネルMOSト
    ランジスタを製造するための方法であって、素子の主要
    表面を規定するエピタキシャル層を形成し、前記エピタ
    キシャル層では少なくとも第１のＰ型領域と少なくとも
    第２のＮ型領域とを形成し、前記第１のＰ型領域を形成
    するためにホウ素注入が前記主要表面上でマスクなしに
    行なわれ、そして前記第２のＮ型領域を形成するために
    ヒ素注入がマスクを介して前記素子の主要表面の選択的
    な部分上で行なわれ、そして次に熱処理段階が実行され
    て注入されたホウ素およびヒ素を拡散し、それによって
    前記選択的部分で前記ホウ素と前記ヒ素の間の相互作用
    およびヒ素によるホウ素拡散の抑制が発生し、少なくと
    も前記第１のＰ型領域は少なくとも１つの第１の電子素
    子に属し、少なくとも前記第２のＮ型領域は少なくとも
    １つの第２の電子素子に属し、前記少なくとも１つの第
    １の電子素子が高電圧ＰチャネルMOSトランジスタであ
    り、前記第１のＰ型領域はドレイン延長部領域であり、
    かつ前記少なくとも１つの第２の電子素子はNPNおよびP
    NPトランジスタ、ＮチャネルおよびＰチャネルのMOSお
    よびＤ−MOSトランジスタおよびＮ導電性領域で形成さ
    れる集積抵抗器の中で選択されることを特徴とする、方
    法。 ２．電子素子を製造する目的で、前記ホウ素注入、次に
    ヒ素注入、さらに熱処理段階を行なう前に、前記素子の
    主要表面に差をつけた厚みを有する酸化物層を形成する
    ことを含むことを特徴とする、特許請求の範囲第１項に
    記載の方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1213411B (it) * 1986-12-17 1989-12-20 Sgs Microelettronica Spa Struttura mos di potenza con dispositivo di protezione contro le sovratensioni e processo per lasua fabbricazione.
US4931407A (en) * 1987-06-25 1990-06-05 Kabushiki Kaisha Toshiba Method for manufacturing integrated bipolar and MOS transistors
KR930008899B1 (ko) * 1987-12-31 1993-09-16 금성일렉트론 주식회사 트랜칭(trenching)에 의한 바이-씨모스(Bi-CMOS)제조방법
JP2623635B2 (ja) * 1988-02-16 1997-06-25 ソニー株式会社 バイポーラトランジスタ及びその製造方法
US4943536A (en) * 1988-05-31 1990-07-24 Texas Instruments, Incorporated Transistor isolation
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
JPH06101540B2 (ja) * 1989-05-19 1994-12-12 三洋電機株式会社 半導体集積回路の製造方法
US5254486A (en) * 1992-02-21 1993-10-19 Micrel, Incorporated Method for forming PNP and NPN bipolar transistors in the same substrate
JPH06342914A (ja) * 1993-06-01 1994-12-13 Nec Corp 半導体装置の製造方法
DE69415500T2 (de) * 1994-03-31 1999-05-20 St Microelectronics Srl Verfahren zur Herstellung eines Halbleiterbauteils mit vergrabenem Übergang
JPH08172139A (ja) * 1994-12-19 1996-07-02 Sony Corp 半導体装置製造方法
EP0818055A4 (en) * 1995-03-27 1998-05-06 Micrel Inc SELF-ALIGNING TECHNOLOGY FOR SEMICONDUCTOR ARRANGEMENTS
US6017785A (en) * 1996-08-15 2000-01-25 Integrated Device Technology, Inc. Method for improving latch-up immunity and interwell isolation in a semiconductor device
JP3527148B2 (ja) * 1999-09-24 2004-05-17 日本電気株式会社 半導体装置の製造方法
US6451645B1 (en) 2000-07-12 2002-09-17 Denso Corp Method for manufacturing semiconductor device with power semiconductor element and diode
US20060148188A1 (en) * 2005-01-05 2006-07-06 Bcd Semiconductor Manufacturing Limited Fabrication method for bipolar integrated circuits

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL162511C (nl) * 1969-01-11 1980-05-16 Philips Nv Geintegreerde halfgeleiderschakeling met een laterale transistor en werkwijze voor het vervaardigen van de geintegreerde halfgeleiderschakeling.
US3915767A (en) * 1973-02-05 1975-10-28 Honeywell Inc Rapidly responsive transistor with narrowed base
US4087900A (en) * 1976-10-18 1978-05-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor integrated circuit structure including injection logic configuration compatible with complementary bipolar transistors utilizing simultaneous formation of device regions
JPS543479A (en) * 1977-06-09 1979-01-11 Toshiba Corp Semiconductor device and its manufacture
US4485552A (en) * 1980-01-18 1984-12-04 International Business Machines Corporation Complementary transistor structure and method for manufacture
NL8006827A (nl) * 1980-12-17 1982-07-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
NL8103218A (nl) * 1981-07-06 1983-02-01 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.
US4435895A (en) * 1982-04-05 1984-03-13 Bell Telephone Laboratories, Incorporated Process for forming complementary integrated circuit devices
US4507847A (en) * 1982-06-22 1985-04-02 Ncr Corporation Method of making CMOS by twin-tub process integrated with a vertical bipolar transistor
JPS60234357A (ja) * 1984-05-08 1985-11-21 Toshiba Corp 半導体装置の製造方法

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