JP2543948B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2543948B2 JP63107453A JP10745388A JP2543948B2 JP 2543948 B2 JP2543948 B2 JP 2543948B2 JP 63107453 A JP63107453 A JP 63107453A JP 10745388 A JP10745388 A JP 10745388A JP 2543948 B2 JP2543948 B2 JP 2543948B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般的にはバイポーラおよびMOSトランジ
スタを作製するためのBICMOSプロセスに関するものであ
つて、更に詳細には、浅いシリサイド接合を備えた、NP
N装置のエミツタとベース、およびMOS装置のソース／ド
レインを作製するためのプロセスに関するものである。
［従来技術］ ｐチヤネルトランジスタ（PMOS）とｎチヤネルトラン
ジスタ（NMOS）を用いてFET構造をバイポーラトランジ
スタと集積することは近年その用途が増大してきてい
る。このような装置はBICMOS装置と呼ばれている。MOS
装置に対する駆動素子としてバイポーラトランジスタを
用いることによつて、装置全体の速度特性を改善するこ
とができる。バイポーラトランジスタは高い相互コンダ
クタンスを特徴としており、これは容量性負荷を駆動す
るのに好適である。
MOS装置とバイポーラ装置とを同一の回路に集積する
ことの１つの欠点は、バイポーラ装置を作製する工程が
MOS装置を作製するために要求される工程といくらか異
なつていることである。このためバイポーラ装置とMOS
装置とのために別々の作製工程を必要とし、従つて過大
に複雑な工程となり、熱サイクルの数も多数回必要とな
る。これら２つの工程を融合させるために、この２つの
装置の種々の素子を形成する組合せプロセスを指向する
動向が生まれている。
バイポーラ装置およびMOS装置の両方で特に重要な構
造の１つは、バイポーラトランジスタのエミツタとベー
スを構成し、MOS装置のソース／ドレインを構成する半
導体接合である。現在の技術でもつて、これらの構造
は、適正な導電型の不純物の比較的薄い領域をイオン注
入で作り、次に続くアニーリング工程によつてこれら不
純物を基板中へドライブイン拡散させてあらかじめ定め
た深さ位置へ金属的接合を形成する事で得られている。
しかし、MOS装置とバイポーラ装置の両者を作製するた
めには、これらの接合を基板上の他の構造に対して正確
に位置合せして形成する必要がある。この位置合せは、
接合がプロセス中の異なる工程で形成され、熱サイクル
を間にはさむ場合にはかなり困難なこととなる。
上述の欠点に関して、BICMOS装置を形成するために、
バイポーラ装置のエミツタとベース間の接合とMOS装置
のソース／ドレイン接合を最小数のプロセス工程と最小
数のプロセス中の熱サイクルで形成する進歩したプロセ
スが要望されている。
［発明の要約］ ここに特許請求を行う本発明は、MOSトランジスタを
作製するための領域とNPNバイポーラトランジスタを作
製するための領域との２つの領域を基板中へ画定するた
めのプロセスについて述べている。これらの領域が画定
された後に、MOSトランジスタ中にはゲート電極がパタ
ーニングされ、それの垂直側壁上には側壁酸化物が形成
される。次にバイポーラトランジスタの表面上の酸化物
層中にエミツタおよびベース開口がパターニングされ
て、酸化物層で分離さたれエミツタ領域およびベース領
域が画定される。次にMOSトランジスタのソース／ドレ
イン領域とバイポーラトランジスタ中のエミツタおよび
ベース領域と接触するように表面全体上にチタン等の高
融点金属層がスパツタ堆積される。次の高融点金属は反
応させられ、シリコン表面および多結晶シリコン表面の
露出していた部分にシリサイドを形成する。
チタンの反応の後に、バイポーラトランジタのエミツ
タ領域中とNMOS型トランジスタのソース／ドレイン領域
中へｎ型不純物が注入され、またバイポーラトランジス
タのベース領域中とPMOS型トランジスタのソース／ドレ
イン領域中へｐ型不純物が注入され、注入された不純物
がそれの上に形成されたシリサイド層の中へ埋込まれた
形に形成される。未反応の高融点金属はMOSトランジス
タのゲート電極を取囲こむ側壁酸化物と共に、注入され
た不純物にゲート電極の端からオフセツトを持たせる働
きをもち、また下層のチヤネル領域は、中間酸化物層及
び上層の未反応高融点金属と共に注入不純物に対するマ
スクとして働き、不純物がバイポーラトランジスタのエ
ミツタと真性ベースとの間のシリコン表面中へ注入され
るのを妨げる。この後のアニーリング工程はシリサイド
層中へ埋込まれた不純物を下方の基板中へ拡散させ、シ
リサイド層の下に金属的な接合を形成させる。
バイポーラトランジスタのベースとエミツタ領域上お
よびMOSトランジスタのソース／ドレイン領域上へシリ
サイド層を最初に形成する工程は、接合を１回のアニー
リング工程で形成できることで、各種の金属的接合を形
成するために必要な多数回の工程を省いている点で技術
的に優れている。更に優利な点は、不純物をシリサイド
層中へ注入し、その後に不純物を下方の基板中へドライ
ブイン拡散させた後に未反応高融点金属を除去すること
で、浅い接合を形成できることである。更に別の有利な
点は、外因性ベースとエミツタ領域を横方向に間隔を置
いて酸化物層で分離して配置し、その上へ高融点金属を
スパツタ堆積することで得られる。ドーパントを上層の
高融点金属層へ注入することは、シリサイド層中へ注入
することと共に、ドーパントがエミツタ領域と外因性ベ
ースとの間の酸化物を通り抜けることを防止し、かつ残
りの不純物は下方の基板中へドライブイン拡散されて金
属的な接合を形成することができる。この工程は外因性
ベースとエミツタとの間の領域を形成するための自己整
合的マスクとして働く。
本発明および本発明の特長についてより完全に理解す
るために、以下に図面を参照して詳細な説明を行う。
［実施例］ 第１図を参照すると、BICMOS装置の製造プロセスのう
ちNPNトランジスタとPMOSトランジスタを作製するプロ
セスの１工程を示す断面図が示されている。しかし、以
下に詳しく述べるように、NMOSトランジスタをNPNトラ
ンジスタと共に作製することも可能であることは理解さ
れるべきである。
バイポーラ集積回路を作製する従来の方法では、第１
図で参照符号10で示したような薄いｐ型半導体材料のウ
エハが用いられ、この基板中へ、アンチモン等の不純物
を、注入エネルギー約40keVで約５×1015イオン/cm2の
ドーズで注入することで、２つのn+型半導体領域12と14
を形成することが行われる。次にこの基板にアニーリン
グを施こして、注入された領域12と14を下方へドライブ
イン拡散させ、その後にｐ型不純物を注入することによ
つてｐ型領域16,18,20を形成する。このｐ型領域は、ホ
ウ素を60KeVのエネルギーで約１×1313イオン/cm2のド
ーズ注入することによつて形成される。n-型およびp-型
の埋込み層の形成の後に、この基板の上面にｎ型エピタ
キシヤル層の形成が行われ、その中へバイポーラトラン
ジスタとMOSトランジスタのタンク（tanks）が形成され
ることになる。このエピタキシヤル層中へ、リン等のｎ
型不純物が約80KeVのエネルギーで約1.5〜2.5×1012イ
オン/cm2のドーズ注入され、アニールされて、n-型タン
ク22が形成され、これがバイポーラトランジスタに用い
られ、更にMOSトランジスタに用いられるn-型タンク24
が形成される。バイポーラトランジスタ領域を分離する
ために厚いフイールド酸化物領域26と28が形成され、厚
いフイールド酸化物領域28と厚いフイールド酸化物領域
30はMOSトランジスタ領域を分離するように働く。付加
的な厚いフイールド酸化物層32がフイールド酸化物領域
26と28の間に設けられ、バイポーラトランジスタ領域の
コレクタ領域を画定する。
このフイールド酸化物は、基板を約900℃における蒸
気酸化工程にさらすことによつて約8000Åの厚さに形成
される。ｎ型領域22,24上およびコレクタ領域34中にお
いては窒化物が選択的に酸化物の成長を阻止する。コレ
クタ領域にはリンを約100KeV程度のエネルギーで約２〜
３×1016イオン/cm2のドーズ選択的に注入してn+型コレ
クタ領域34となる。この領域は深いコレクタと呼ばれ
る。この領域34は高濃度にドープされた領域であつて、
n+型埋込みコレクタ12中へ延びている。図示されていな
いが、n-型領域24の隣にp-型領域を形成して厚いフイー
ルド酸化物領域で分離し、その中へNMOS装置を作製する
ことも可能である。簡単のために、ここではPMOS装置に
ついてのみ述べる。
第１図に示した構造の作成の後に、n-型タンク22とn-
型タンク24中のシリコン表面はウエツトエツチされ、シ
リコンが露出され、次にこの基板10を酸化雰囲気にさら
すことによつて第２図に示すようにn-型領域24上へダミ
ーのゲート酸化物層35が形成される。このダミーのゲー
ト酸化物層35は、約200〜300Åの厚さに形成される。
ダミーのゲート酸化物層35の形成の後に、基板10上に
窒化物の被覆42が被着され、パターニングされてバイポ
ーラトランジスタのn-型タンク領域22のみを露出するよ
うに加工される。このn-型タンク22上に酸化物層38が約
2000Åの厚さに形成され、次に基板10はイオン注入工程
に送られて真性p-型ベース領域44へのイオン注入が行わ
れる。この注入は約80KeVのエネルギーレベルにおいて
ホウ素を約１〜２×1014イオン/cm2のドーズ注入するこ
とで行われる。注入領域44は初期には比較的薄い領域で
あるが、事後の熱処理工程によつて厚くなる。次に窒化
物被覆が除去され、基板には、比較的低ドーズの、しき
い値調節用の注入が行われる。しかし、簡単のために、
領域44はn-型タンク22に相対的に、その最終厚さで示し
てある。
真性p-型ベース44の形成としきい値注入の後で、ダミ
ーのゲート酸化物層35が除去され、ゲート酸化物の層36
が約200Åの厚さに形成される。次に多結晶シリコン層
が約4000Åの厚さに被着されて層46を得る。結果の構造
が第３図に示されている。次にこの層46にリン等のｎ型
不純物を85KeVのエネルギーで１×1016イオン/cm2のド
ーズ注入して、ドープされた多結晶シリコン層が得られ
る。このドープされた多結晶シリコン層46は次にパター
ニングされ、エツチングされて多結晶シリコンゲート電
極48を得る。
ゲート電極48が形成された後、等角的な（conforma
l）酸化物層が基板全体上へ約300〜500Åの厚さに堆積
もしくは成長させられ、これによつて電極48のすべての
側面を酸化物層52で覆うようにする。結果の構造が第４
図に示されている。堆積の後、この層は垂直方向への異
方性エツチングが施こされ、深いコレクタ34の表面を含
む水平な表面から酸化物の除去が行われる。このエツチ
ングでゲート電極48の一方の側面上の側壁酸化物56とそ
れと反対側の側壁酸化物58とが残される。更に、酸化物
層38はパターニングされて、異方性エツチングを施こし
て酸化物層64で分離された開口60と開口62を形成しうる
ように加工される。側壁層56と58の目的は以下でより明
らかになるように、ゲート電極48の垂直な表面をシール
することである。側壁酸化物を形成するプロセスはテク
サスインスツルメンツ社へ譲渡された1982年10月26日付
のHornq−Sen Fu等による米国特許第4,356,040号に述べ
られている。
第５図に示されたように、側壁酸化物層56と58を形成
した後に、高融点金属であるチタンの層66が真空装置中
で基板10の上へ約1000Åの厚さにスパツタ堆積される。
これは、ゲート電極48の露出された多結晶シリコン上表
面、側壁酸化物層56,58のいずれかの側面上の露出され
たシリコン、深いコレクタ34の露出されたシリコン表
面、開口60,62中の露出されたシリコン表面、の上を覆
う等角的な層である。典型的には、チタン層66のスパツ
タ堆積に先立つて、露出したシリコンあるいは多結晶シ
リコンのすべての上に残留酸化物のないように、１％の
塩酸でエツチングが行われる。
チタン層66の形成の後に、アルゴンと窒素雰囲気中で
約30分間、約675℃の温度でチタンの処理を行う。この
処理によつて、n-型タンク24中のシリコンに隣接するチ
タン層66の部分がシリコンをとり込んでチタンダイシリ
サイド（TiSi2）になる。更に、ゲート電極48の露出し
た上表面、深いコレクタ34の露出した上表面、開口60,6
2中の露出したシリコン、に隣接するチタン層66の部分
もまたシリコンを消費して、チタンダイシリサイドを形
成する。この反応の結果、表面上に未反応のチタンをす
こしの部分残して約1500Åの厚さのチタンダイシリサイ
ドが得られる。このように、側壁酸化物層58の端とフイ
ールド酸化物30の端との間にシリサイド層68が形成さ
れ、また側壁酸化物56の端とフイールド酸化物層28の端
との間にシリサイド層70が形成され、ゲート電極48の上
表面上にシリサイド層72が形成される。同様にして、開
口60中にシリサイド層74が形成され、開口62中にシリサ
イド層76が形成され、深いコレクタ34の上表面中にシリ
サイド層78が形成される。
もとのチタン層66はシリサイド層68〜78中でのみチタ
ンダイシリサイドに変化し、チタン層66の一部分はその
まま残つて酸化物を覆つている。チタン処理をアルゴン
及び窒素雰囲気中で行つたため、チタンの露出表面の一
部分は、それらの領域において窒化チタンに変化し、下
層の酸化物に接したシリサイド化しないチタンの部分は
酸化チタンに変化すると思われる。結果の構造が第６図
に示されている。
チタンが、露出したシリコン及び多結晶シリコンの表
面と反応してチタンダイシリサイドを形成した後、基板
10はフオトレジスト層80で被覆され、シリサイド層74と
コレクタプラグ78部分をマスクする。次に注入工程を実
施し、チタン層66の露出した部分の表面を通してシリサ
イド層68,70,74,76中へｐ型不純物を注入する。更に、
ゲート電極48の上表面上のシリサイド層72中へいくらか
のｐ型不純物を注入する。これらの不純物は多結晶シリ
コンゲート電極48中へ導入されて、既に注入されていた
不純物の効果を補償するが、シリサイド層72はそれでも
高度に導電度の高い表面である。注入されるｐ型不純物
は任意の基本的なソース／ドレイン注入のものでよく、
好適実施例では、注入はホウ素を用いて、約50KeVのエ
ネルギー、約５×1015イオン/cm2のドーズで行つてい
る。この工程は第７図に示されている。
第８図では、その後の工程が施こされており、基板10
上にフオトレジスト層82が塗布され、ｎ型不純物を注入
すべきバイポーラトランジスタのシリサイド層74の部分
を除いて、基板のすべての部分をマスクすることが行わ
れている。しかし、ここに述べていないが、NMOSトラン
ジスタでは、PMOSトランジスタのソース／ドレイン中へ
ｐ型不純物を注入する工程と同様に、ソース／ドレイン
領域中へｎ型不純物の注入を許容するように露出され
る。
フオトレジスト層82が形成された後に、２工程プロセ
スでシリサイド層74中へｎ型不純物の注入が行われる。
好適実施例では、ｎ型不純物として砒素が用いられてい
る。この砒素注入は基本的な二価イオン注入で、エネル
ギーは240〜360KeV、ドーズは約３×1015イオン/cm2で
行われる。次にエネルギー110〜180KeV、ドーズ４×10
14イオン/cm2でリンが注入される。これの替りに、エネ
ルギー110〜180KeV、ドーズ約３×1015イオン/cm2でリ
ンのみの注入を行つてもよい。イオンの加速電圧を変え
てもよいが、目的は、注入後のドーパントの分布のピー
クをシリサイド層68,70,74,76中のあらかじめ定められ
た深さにもつてくることである。好適実施例では、この
ピークは、シリサイド層68,70と、n-型層24との間、ま
たシリサイド層74,76とp-型真性ベース44との間に形成
される接合にできるだけ近く位置するようにしている。
ｎ型およびｐ型不純物のドーズとそれらが注入される深
さはパイポーラおよびMOS両トランジスタの望みの特性
の関数であつて、それに従つて調節される。
シリサイド層68と側壁酸化物層56,58の詳細は第8a図
に示されている。既に述べたように、シリサイド層68〜
78の形成の後に、チタン層66の一部分はチタンダイシリ
サイドを形成せずに残存する。この結果、側壁酸化物層
58上の部分84、側壁酸化物層54上の部分86、フイールド
酸化物層30上の部分88が残る。上に述べたように、部分
84〜88は反応して窒化チタンと酸化チタンの組合せとな
る。チタン層66の未反応部分がイオン注入工程の間基板
上に残つているので、注入された不純物は側壁酸化物層
58の端とフイールド酸化物層30の端から離れて存在す
る。この不純物はシリサイド層68の表面中の点90と点92
の間の基板中へのみ注入される。点90はゲート電極48の
垂直側面から、側壁酸化物層58とチタン層66の部分84の
両者の厚さに等しい距離だけ離れている。
バイポーラトランジスタ領域中に形成されたシリサイ
ド層74と76の詳細は第8b図に示されている。チタン層66
はチタンシリサイド層74と76を形成する処理の後に、シ
リサイド層74に隣接する側壁酸化物層64上に未反応部分
94を、またシリサイド層76に隣接する側壁酸化物層64上
に未反応部分96を残す。この結果、不純物は点98と点10
0の間のシリサイド層74中へのみ注入されることにな
る。
ｐ型不純物をシリサイド層76中へ、あるいはｎ型不純
物をシリサイド層74中へ注入する目的のためには、参照
番号95で示した、これら２つの領域の間の領域へ不純物
の注入が行われないことが重要である。この領域95は以
下で説明するように、浅い接合を形成した後に、エミツ
タを含むことになるシリサイド層74と外因性ベースを含
むことになるシリサイド層76とを分離する。不純物がp-
型真性ベース44中の領域95まで入りこまないようにする
ために、ｐ型およびｎ型不純物の注入エネルギーを、シ
リサイド層74と76を互に分離している酸化物層64を覆う
チタン層66の部分内に留まるような値に選ばれる。一
旦、酸化物層64を覆うチタン層66中へ不純物の大部分が
注入されると、以後の熱サイクルによる拡散は、下方向
へは酸化物層64で阻止される。酸化物中の拡散係数は非
常に小さいためである。このようにして、フオトレジス
ト80と82はそれぞれシリサイド層74とシリサイド層76中
へ不純物が注入されるのを防ぐだけの働きをもつのに加
えて、酸化物層64もマスクとして働く。ｎ型およびｐ型
不純物をシリサイド層74と76へ注入し、ｐ型不純物をシ
リサイド層68と70中へ注入した後で、基板は局部的な相
互接続を含むようにパターニングされ、次に局部的な相
互接続のためにパターニングされなかつた、チタン層66
の未反応部分を除去するために酸溶液中でエツチされ
る。この工程で、チタンダイシリサイドも、窒化チタン
のパターニングされた部分も除去されない。例えば、チ
タンの場合に適したエツチング液は、H2SO4とH2O2を含
むエツチング液である。チタンはシリコンあるいは多結
晶シリコンとのみ反応してシリサイドに変化するのであ
り、従つて、フイールド酸化物層を覆うパターニングさ
れていない部分、ベースとエミツタを分離している酸化
物層64、側壁酸化物層56,58はそれらの上からチタンを
除去される。エツチング液は窒化チタンも酸化チタンも
溶解するので、パターニングされた窒化チタンやチタン
ダイシリサイドの下以外には導電層は残らない。未反応
チタンのパターニングされていない部分を除去した後の
構造が第９図に示されている。チタンダイシリサイドの
プロセスは、テキサスインスツルメント社へ譲渡された
C.K.Lauによる1985年10月８日付の米国特許第4,545,116
号に述べられている。
パターニングされた窒化チタンは、一端をシリサイド
層68へつながれ、フイールド酸化物層30を覆う局部接続
97、一端をシリサイド層70へつながれ、フイールド酸化
物層28を覆う局部接続99、一端をダイシリサイド層74へ
つながれ、フイールド酸化物層32を覆う局部接続101、
一端をダイシリサイド層76へつながれ、フイールド酸化
物層26を覆う局部接続102、を与える。
不純物がシリサイド層68,70,74,76中へ注入され、未
反応チタンとパターニングされなかつたチタンが除去さ
れた後、基板は安定化とチタンダイシリサイドの抵抗率
低減化のために、アルゴン雰囲気中約800℃で30分間ア
ニールされる。チタンダイシリサイドはそれが形成され
ているすべてのシリコンあるいは多結晶シリコン領域で
導電率を増し、これによつて自己整合プロセスを構成す
ることになる。更に、不純物は下方のシリコン基板中へ
ドライブイン拡散されて、シリサイド層68,70,74,76の
下に金属的な接合を形成する。
上述のプロセスは、不純物注入の前にシリサイド層6
8,70,74,76を形成するように構成してあるが、シリサイ
ドを形成する処理の前にチタン層66中へ不純物を注入し
てもかまわない。その後に、シリサイド層68,70,74,76
を形成する処理が施こされ、その後で基板中へ不純物を
ドライブイン拡散させる。しかし、シリサイドと下方の
接合の両者を形成するための処理工程の熱サイクルの長
さは増大するかもしれない。最も下方の接合に隣接する
シリサイド層68,70,74,76中へ最初に注入された不純物
がアニール工程で基板中へ下方および外方向へ拡散する
場合は、２つの方向への拡散が起こることになる。第１
の方向は下方の基板中へあり、第２の方向は横方向であ
る。下方への拡散は「深さ」と呼ばれる。好適実施例に
おいて、基板中でのすべての熱サイクルが完了した後で
は、深さ約1500Åで、横方向拡散約1000Åの接合が得ら
れる。このことによつて、シリサイド層68の下にp+型領
域104、シリサイド層70の下にp+型領域106、シリサイド
層74の下にn+型領域108,シリサイド層76の下にp+型領域
110が形成される。このp+型領域104と106はPMOSトラン
ジスタのソース／ドレイン接合を形成し、n+型領域108
はNPNバイポーラトランジスタのエミツタを、またp+型
領域110は外因性ベースを形成する。
更に第９図を参照すると、ゲート電極48の下のチヤネ
ル領域に隣接するp+型領域104,106の端がゲートの端か
ら、側壁酸化物層56と58の厚さと基板上へスパツタ堆積
されたチタン層66の厚さとで決まる寸法だけオフセツト
を有していることがわかる。このオフセツトは設計上の
選択の問題であり、p+型領域104,106の横方向拡散を考
慮するために用いられる。p+型領域104と106の端は本質
的にはゲート電極48の下のチヤネル領域の端と揃つてい
てよい。
バイポーラトランジスタの中のp+型領域110とn+型領
域108に関しては、互に近接した２つの領域の端の間の
距離が約1500Åないし2500Åであることが望ましいだけ
である。第６図に示されたように、酸化物層64を形成す
るために酸化物中に画定された開口60と62が１工程でパ
ターニングされるので、この結果ベースとエミツタ領域
との間にあらかじめ定められた距離が自己整合的に得ら
れる工程となつている。しかしそれでも、第７図と第８
図に示されたように、フオトレジスト層80と82が、マス
クされるべき開口60.62の各々を完全に覆うことを保証
する必要がある。１ミクロン以下の寸法を達成できる技
術をもつてすれば、このことは容易である。
ソース／ドレイン接合を形成するp+型領域68と70が形
成され、バイポーラトランジスタ中にp+型領域110とn+
型領域108が形成された後に、基板表面全体に酸化物の
インタレベル（interlevel）が堆積され、マスクされて
パターニングされ、金属トランジスタ電極に対する開口
が形成される。この様子は第10図に示されている。この
結果、基板上にインタレベル酸化物112の層が形成され
る。インタレベル酸化物112を通してベース電極114が形
成され、またエミツタ電極116とコレクタ電極118もまた
形成される。NMOSトランジスタはゲート電極48の上表面
を覆うシリサイド層72に接触して形成されたゲート電極
124を有し、また局部接続92と99にそれぞれ接触するソ
ース／ドレイン電極122と124を有している。
まとめると、基板中に２つの領域を画定するプロセス
が得られる。それら２つの領域のうちの１つはMOSトラ
ンジスタを形成するための領域であつて、もう１つはNP
Nバイポーラトランジスタを形成するための領域であ
る。これらの領域が画定された後で、MOSトランジスタ
中にゲート電極がパターニングされ、それの垂直壁上に
側壁酸化物が形成される。バイポーラトランジスタ領域
の表面にエミツタとベースの開口がパターニングされ、
酸化物層で分離されたエミツタとベースを定義する。次
にMOSトランジスタのソース／ドレイン領域とバイポー
ラトランジスタ中のエミツタ及びベース領域とに接触す
るように全表面上にチタン層にスパツタ堆積される。次
に、チタンを処理してシリコン表面と多結晶シリコンの
表面の露出部分にチタンダイシリサイドを形成する。こ
の後、NMOSトランジスタを形成するのであれば、バイポ
ーラトランジスタのエミツタ中とMOSトランジスタのソ
ース／ドレイン領域中へｎ型不純物が注入され、もしPM
OSトランジスタを形成するのであれば、バイポーラトラ
ンジスタのベース中とMOSトランジスタのソース／ドレ
イン領域中へｐ型不純物が注入され、注入された不純物
がその上へ形成されたシリサイド層中へ埋込まれるよう
にする。未反応のチタンはMOSトランジスタのゲートを
取り囲む側壁酸化物と共にゲート電極と下層のチヤネル
領域の端からオフセツトを注入不純物に与え、間にある
酸化物層とその上の未反応のチタン層は注入される不純
物をマスクし、それらがバイポーラトランジスタのエミ
ツタと外因性ベースとの間のシリコンの表面中へ注入さ
れるのを阻止するように働く。以後のアニーリング工程
でシリサイド層中へ埋込まれた不純物を基板中へ下方に
ドライブイン拡散し、シリサイド層の下へ金属的接合を
形成させる。
好適実施例について詳しく述べてきたが、特許請求の
範囲に示した本発明の範囲からはずれることなく、各種
の変更、修正、置換が可能であることは理解されるべき
である。
以上の説明に関して更に以下の項を開示する。
（１） BICMOS装置を作製する方法であつて、第１の導
電型の基板を供給すること、 上記基板の第１の領域中に、第１の導電型の真性ベー
スを有し、第２の導電型の深いコレクタによつてシリコ
ン表面につながる第２の導電型の埋込みコレクタを有す
るバイポーラ領域を形成すること、 基板の第２の領域中に、第１と第２の伝導型のMOS領
域を形成すること、 MOS領域の少なくとも１つの中へ、多結晶シリコンゲ
ート電極を、ゲート酸化物層によつて基板の表面から分
離して、またゲート電極のいずれかの側面上にソース／
ドレイン領域を画定するように、形成すること、 ゲート電極の側壁上に側壁酸化物を形成し、ソース／
ドレイン領域のシリコン表面を露出させること、 真性ベース領域上の第１の領域中に酸化物層を形成
し、下層のシリコン基板表面を露出し、酸化物層の部分
で分離されたエミツタ開口とベース開口を設けること。
基板上に、露出したシリコン表面と接触するように高
融点金属の層を形成すること、 高融点金属を、MOS領域とバイポーラ領域の露出した
シリコン表面とを反応させ、シリサイドを形成させるこ
と、 第１の導電型の不純物を、第１の導電型のMOS領域中
とベース開口中に形成されたシリサイド中へ選択的に注
入すること、 第２の導電型の不純物を、第２の導電型のMOS領域中
にエミツタ開口中に形成されたシリサイド中へ選択的に
注入すること、 シリサイド形成で未反応のまま残つた高融点金属層の
部分を取除くこと、 シリサイド中へ注入された不純物を、シリサイドから
下層のシリコン中へ下方へドライブイン拡散させて、シ
リサイド層の下に金属的接合を形成すること、 の工程を含む、方法。
（２） 第１項の方法であつて、側壁酸化物を形成する
工程が、 基板上へあらかじめ定められた厚さに酸化物層を堆積
させること、 酸化物に異方性エツチングを施こし、MOS領域中でシ
リコン表面に本質的に垂直な表面上を除いてすべての酸
化物を除去すること、 を含むような、方法。
（３） 第１項の方法であつて、第１の領域上の酸化物
層中へエミツタ開口とベース開口を形成するための上記
工程が、 基板上へあらかじめ定められた厚さに酸化物層を堆積
させること、 形成された酸化物層中へ、ベース開口とエミツタ開口
をパターニングし、エツチングすること、 を含むような、方法。
（４） 第１項の方法であつて、第１及び第２の伝導型
の不純物を選択的に注入する工程が、不純物がエミツタ
開口とベース開口を分離する酸化物を覆う未反応シリコ
ン中にも注入されるような深さにシリサイド中へ注入さ
れ、この注入が被覆している未反応高融点金属の深さを
越えないようにする注入を含んでいるような、方法。
（５） 第１項の方法であつて、高融点金属がチタンを
含み、シリサイドがチタンダイシリサイドを含む方法。
（６） 第１項の方法であつて、基板中へ不純物をドラ
イブイン拡散させる工程が、あらかじめ定められた温度
で、あらかじめ定められた時間、基板をアニーリングす
ることを含むような、方法。
（７） 第１項の方法であつて、第１及び第２の導電型
の不純物を選択的に注入する工程が、 第２の導電型の不純物を注入すべきでない基板の部分
をマスクすること、 第１の導電型の不純物を基板中へ、不純物がマスクさ
れていないシリサイド中へ注入されるようなあらかじめ
定められたエネルギーとドーズで注入すること、 第１の導電型の不純物を注入すべきでない基板の部分
をマスクすること、 第２の導電型の不純物を基板中へ、不順物がマスクさ
れていないシリサイド中へ注入されるようなあらかじめ
定められたエネルギーとドーズで注入すること、 を含むような、方法。
（８） 第１項の方法であつて、エミツタ開口とベース
開口を形成する上記工程が更に、深いコレクタを覆うシ
リコン表面を露出させ、その上へシリサイドを形成して
コレクタ電極を供給し、第２の導電型の不純物をコレク
タ開口中へ注入することを含んでいるような、方法。
（９） 第８項の方法であつて、ゲート電極を形成する
上記工程が、 基板上へゲート酸化物層を形成すること、 ゲート酸化物層上へあらかじめ定められた厚さに多結
晶シリコン層を堆積させること、 多結晶シリコン層をパターニングしてゲート電極を形
成すること、 を含むような、方法。
（10） 第１項の方法であつて、更に、基板の第１の領
域中に形成されたバイポーラトランジスタと基板の第２
の領域中に形成されたMOSトランジスタとの間にフイー
ルド酸化物の厚い層を形成して、MOSトランジスタとバ
イポーラトランジスタのすべてが互にこの厚いフイール
ド酸化物の層によつて分離されるようにすることを含
む、方法。
（11） 第１項のプロセスによつて形成された、BICMOS
装置。
（12） BICMOS装置中に浅いシリサイドのベースとエミ
ツタ接合を形成する方法であつて、 ｐ型基板を供給すること、 基板の第１の領域中にシリコン表面への深いコレクタ
接続を有するｎ型埋込みコレクタを、埋込みコレクタの
上にベース／エミツタ領域を持つて形成すること、 第１の領域から分離されて基板中へｎ型MOS領域を形
成すること、 基板上へあらかじめ定められた厚さにゲート酸化物層
を形成すること、 ベース／エミツタ領域中のゲート酸化物層の下に真性
ベースを形成すること、 ゲート酸化物層上へあらかじめ定められた厚さに多結
晶シリコン層を形成すること、 多結晶シリコン層をパターニングし、エツチングして
ゲート電極を形成すること、 多結晶シリコンのゲート電極の垂直表面上へ側壁酸化
物を形成すること、 ベース／エミツタ領域中へベース領域を、ベース／エ
ミツタ領域中にエミツタ領域を、深いコレクタ領域中へ
コレクタ領域を、それらに近接したシリコン表面を選択
的に露出することによつて形成し、ベース領域とエミツ
タ領域をあらかじめ定められた厚さの酸化物層で分離し
て形成すること、 基板上に、露出したシリコン及び多結晶シリコン表面
と接触するように高融点金属層を形成すること、 基板中の露出したシリコン表面とゲート電極中の多結
晶シリコンの表面に接触する高融点金属層の部分を反応
させて、高融点金属のシリサイドの対応する層を形成す
ること、 ベース領域を除いて第１の領域中のシリサイド層をマ
スクし、あらかじめ定められたエネルギーと、ドーズで
ｐ型不純物の注入を行い、ベース領域中のシリサイド層
中とゲート電極のどちらかの側面上の領域へｐ型不純物
が注入されるようにし、MOSトランジスタのソース／ド
レインを形成すること、 エミツタ領域を除いて第１の領域中とMOS領域中のシ
リサイド層をマスクし、基板中へあらかじめ定められた
エネルギーとドーズでｎ型不純物を注入し、エミツタ領
域とコレクタ領域の中のシリサイド層中へｎ型不純物が
注入されるようにすること、 基板上へ高融点金属の等角的な層を形成すること、 基板をパターニングし、選ばれた位置に局部接続のパ
ターンを形成すること、 シリサイドを形成せずに残つた高融点金属層部分と、
局部接続パターンの一部でない高融点金属層部分とを除
去すること、 不純物物質を基板中へドライブイン拡散させて、シリ
サイド層の下へ金属的接合を形成すること、 を含む、方法。
（13） 第12項の方法であつて、ｎ型MOS領域が第１の
領域からフイールド酸化物層によつて分離されており、
ベース／エミツタ領域が深いコレクタからフイールド酸
化物によつて分離されている、方法。
（14） 第12項の方法であつて、ゲート酸化物層の下に
真性ベースを形成する工程が、ベース／エミツタ領域中
へｐ型不純物を、それらがゲート酸化物層を通り抜けて
真性ベースを形成するようなエネルギーとドーズで注入
することを含むような、方法。
（15） 第13項の方法であつて、更に、多結晶シリコン
層の形成の後に、それの導電率を増大させるためにドー
ピングを行うことを含む、方法。
（16） 第12項の方法であつて、側壁酸化物を形成する
工程が、 基板上へあらかじめ定められた厚さに酸化物層を堆積
させること、 酸化物の異方性エツチングを行つて、シリコンの表面
に本質的に垂直な表面を除くすべての酸化物を除去する
こと、 を含むような、方法。
（17） 第12項の方法であつて、ベース／エミツタ領域
中へベース領域とエミツタ領域を形成する工程が、 あらかじめ定められた厚さに酸化物層を形成するこ
と、 ベース／エミツタ領域内のゲート酸化物層を、ベース
開口とエミツタ開口を画定するようにパターニングする
こと、 酸化物層をエツチングし、ベース領域とエミツタ領域
中の酸化物を除去し、ベースとエミツタを分離している
あらかじめ定められた厚さの酸化物層のみを残すこと、 を含むような、方法。
（18） 第12項の方法であつて、シリサイド層中へｎ型
及びｐ型不純物を注入する工程が、対応するシリサイド
層中へ不純物を、ベース／エミツタ領域中でベース領域
とエミツタ領域とを分離する酸化物層を覆つている未反
応の高融点金属層を取り抜けないような深さに注入する
ことを含むような、方法。
（19） 第13項の方法であつて、高融点金属がチタンを
含み、シリサイドがチタンダイシリサイドを含む、方
法。
（20） 第12項の方法であつて、高融点金属層を形成す
る工程が、基板上へあらかじめ定められた厚さに高融点
金属をスパツタ堆積させることを含むような、方法。
（21） 第12項の方法であつて、基板中へ不純物をドラ
イブイン拡散させる工程が、基板をあらかじめ定められ
た温度であらかじめ定められた時間アニールして、不純
物の基板中への下方向拡散を引き起こし、またシリサイ
ドの表面抵抗率を低減させることを含むような、方法。
（22） バイポーラ装置を作製する方法であつて、第１
の導電型の基板を供給すること、 第１の導電型の真性ベースを有し、第２の導電型の深
いコレクタを備えシリコン表面へつながる第２の導電型
の埋込みコレクタを有するバイポーラ領域を形成するこ
と、 真性ベース領域の上のバイポーラ領域中に酸化物層
を、下層の基板表面を露出し、酸化物層の部分によつて
分離されたエミツタ開口とベース開口を持たせて形成す
ること、 基板上に露出されたシリコン表面と接触するように、
高融点金属層を形成すること、 高融点金属を露出していたシリコン表面と反応させて
シリサイドを形成すること、 第１の導電型の不純物を、エミツタ開口中に形成され
たシリサイド中へ選択的に注入すること、 第２の導電型の不純物を、エミツタ開口中に形成され
たシリサイド中へ選択的に注入すること、 シリサイド形成において反応しなかつた高融点金属層
の部分を除去すること、 シリサイド中へ注入された不純物をシリサイドから下
方へ、下のシリコン中へドライブイン拡散させて、シリ
サイド層の下に金属的接合を形成させること、 を含む、方法。
（23） 第22項の方法であつて、真性ベース上の酸化物
層中へエミツタ及びベース開口を形成する工程が、 基板上へあらかじめ定められた厚さに酸化物層を堆積
させること、 形成された酸化物層中にベース及びエミツタ開口をパ
ターニングし、エツチングすること、 を含むような、方法。
（24） 第22項の方法であつて、第１及び第２の導電型
の不純物を選択的に注入する工程が、不純物がまたエミ
ツタ開口とベース開口を分離している酸化物を覆う未反
応シリコン中へも注入されるような深さにシリサイド中
へ注入を行い、この注入が覆つている未反応高融点金属
の深さを越えないような注入であるような、方法。
（25） 第22項の方法であつて、第１及び第２の導電型
の不純物を選択的に注入する工程が、 第２の導電型の不純物を注入すべきでない基板の部分
をマスクすること、 第１の導電型の不純物を基板中へ、不純物がマスクさ
れていないシリサイド中へ注入されるようなあらかじめ
定められたエネルギーとドーズで注入すること、 第１の導電型の不純物を注入すべきでない基板の部分
をマスクすること、 第２の導電型の不純物を基板中へ、不純物がマスクさ
れていないシリサイド中へ注入されるようなあらかじめ
定められたエネルギーとドーズで注入すること、 を含むような、方法。
（26） 第22項の方法であつて、エミツタ及びベース開
口を形成する工程がまた、深いコレクタを覆うシリコン
表面を露出させて、そこにコレクタ電極となるシリサイ
ドを形成できるようにすること、を含むような、方法。
（27） バイポーラ装置を作製する方法であつて、 第１の導電型の基板を供給すること、 基板中に第１の導電型の真性ベース領域を形成し、上
記真性ベースの下に第２の型の埋込みコレクタを形成す
ること、 基板中に第２の導電型の深いコレクタを形成して基板
の表面を埋込みコレクタへ接続し、上記深いコレクタを
真性ベースから絶縁層によつて分離して形成すること、 基板上へ酸化物層を形成すること、 真性ベースを覆う酸化物層中へエミツタ開口とベース
開口を形成し、その下のシリコン基板表面がベース開口
部とエミツタ開口部で露出され、酸化物層の一部によつ
て分離されるように形成すること、 深いコレクタ上に開口を形成し、下のシリコン基板表
面を露出すること、 基板上に高融点金属層を、露出されたシリコン表面と
接触するように形成すること、 高融点金属を露出したシリコン表面と反応させて、シ
リサイドを形成させること、 ベース開口中に形成されたシリサイド中へ第１の導電
型の不純物を選択的に注入すること、 エミツタ開口とコレクタ開口中に形成されたシリサイ
ド中へ第２の導電型の不純物を選択的に注入すること、 シリサイド形成時に反応せずに残つた高融点金属層の
部分を除去すること、 シリサイド中へ注入された不純物をシリサイドから下
のシリコン中へ下方にドライブイン拡散させて、シリサ
イド層の下に金属的接合を形成すること、 を含む、方法。
（28） BICMOS装置を作製する方法であつて、 第１導電型のシリコン基板を供給すること、 半導体基板中にバイポーラ領域とMOS領域とを形成す
ることであつて、バイポーラ領域中に第２の導電型の埋
込みコレクタ、第１の導電型の真性ベースを含み、埋込
みコレクタが第２の導電型の深いコレクタによつて表面
へ接続されているように、形成すること、 MOS領域中へ、ゲート酸化物層によつてシリコン表面
から分離されたゲート電極を形成して、それのいずれか
の側面上にソース／ドレイン領域を画定すること、 バイポーラ領域の真性ベース上へ酸化物層を形成する
こと、 バイポーラ領域の真性ベース上の酸化物をパターニン
グして、エミツタ用の開口と外因性ベース用の開口を、
開口が酸化物層で分離されるように、形成すること、 エミツタ開口、外因性ベース開口、深いコレクタ上及
びソース／ドレイン領域上にドーブされたシリサイド層
を形成することであつて、外因性ベース開口上のシリサ
イド層の導電型を第１の導電型とし、エミツタ開口と深
いコレクタ上のシリサイド層の導電型を第２の導電型と
し、ソース／ドレイン領域上のシリサイド層の導電型
を、MOS領域を構成する下のシリコンの導電型と逆の導
電型とするように、形成すること、 シリサイド層中の不純物を下方へ基板中へドライブイ
ン拡散させて、各々のシリサイド層の下に金属的接合を
形成すること、 基板の表面上に相互接続パターンを形成して、バイポ
ーラ装置とMOS装置を基板上のあらかじめ定められた地
点へ相互接続すること、 を含む、方法。
（29） BICMOS装置を作製する方法であつて、 第１の導電型の基板を供給すること、 基板の第１の領域中へ、第１の導電型の真性ベース
と、第２の導電型の深いコレクタでシリコン表面へつな
がれた第２の導電型の埋込みコレクタを有するバイポー
ラ領域と形成すること、 基板の第２の領域中へ、第１の導電型と第２の導電型
のMOS領域を形成すること、 MOS領域のうちのすくなくとも１つの領域中へ多結晶
シリコンのゲート電極を、ゲート酸化物層で基板表面か
ら分離して形成して、ゲート電極のいずれかの側面上に
ソース／ドレイン領域を画定すること、 ゲート電極の側壁上に側壁酸化物層を形成し、ソース
／ドレイン領域のシリコン表面を露出すること、 真性ベース領域上の第１の領域中へ酸化物層を、酸化
物層の部分で分離されて下のシリコン基板表面を露出す
るエミツタ開口と外因性開口とを設けて、形成するこ
と、 基板上へ、露出されたシリコン表面と接触するよう
に、高融点金属層を形成すること、 第１の導電型のMOS領域中とベース開口中に形成され
た高融点金属中へ、第１の導電型の不純物を選択的に注
入すること、 第２の導電型のMOS領域中とエミツタ開口中に形成さ
れた高融点金属中へ、第２の導電型の不純物を選択に注
入すること、 高融点金属を、MOS領域及びバイポーラ領域中の露出
されたシリコン表面と反応させて、シリサイドを形成さ
せること、 シリサイド形成で反応せずに残つた高融点金属の部分
を除去すること、 シリサイド中の不純物を、シリサイドから下方のシリ
コン中へドライブイン拡散させて、シリサイド層の下に
金属的接合を形成すること、 を含む、方法。
【図面の簡単な説明】
第１図は、埋込みコレクタを備えたバイポーラ領域とMO
S領域を形成した後のシリコン基板の断面図である。 第２図は、真性ベースのイオン注入工程を示す断面図で
ある。 第３図は、PMOSトランジスタの多結晶ゲート形成工程を
示す。 第４図は、多結晶ゲートのパターニングと、側壁酸化物
の形成の工程を示す。 第５図は、エミツタ、ベース、コレクタとソース／ドレ
インの形成と基板上へのチタン層のスパツタ堆積の工程
を示す。 第６図は、露出されたシリコン及び多結晶シリコン上に
シリサイド層を形成する工程を示す。 第７図は、バイポーラトランジスタの外因性ベースとPM
OSトランジスタのソース／ドレインのイオン注入工程を
示す。 第８図は、バイポーラトランジスタのエミツタのイオン
注入工程を示す。 第8a図と第8b図は、シリサイド層形成の詳細を示す。 第９図は、局部相互接続のパターニング工程を示す。 第10図は、インタレベル酸化物と電極の形成工程を示
す。 参照符号 10……ウエハ、12,14……n+型領域、 16,18,20……p+型領域、 22,24……ｎ型タンク、 26,28,30,32……フイールド酸化物領域、 34……コレクタ領域、 35……ダミーのゲート酸化物層、 36……ゲート酸化物層、38……酸化物層、 42……窒化物キヤツプ、44……ｐ型ベース領域、 46……ドープされた多結晶シリコン層、 48……多結晶シリコンゲート電極、 52……酸化物層、56,58……側壁酸化物、 60,62……開口、64……酸化物層、 66……チタン層、 68,70,72,74,76,78……シリサイド層、80,82……フオト
レジスト層、 97,99,101,102……局部相互接続、 104,106……p+型領域、 108……n+型領域、110……p+型領域 112……インタレベル酸化物、 114……ベース電極、116……エミツタ電極、 118……コレクタ電極、 122……ソース／ドレイン電極、 124……ゲート電極。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】BICMOS装置の形成法であつて、 第１の導電型の基板を設けること、 上記基板の第１の領域中へ、第１の導電型の真性ベース
    と第２の導電型の埋込みコレクタを有し、第２の導電型
    の深いコレクタでシリコンの表面へつながれた、バイポ
    ーラ領域を形成すること、 上記基板の第２の領域中へ、第１と第２の導電型のMOS
    領域を形成すること、 上記MOS領域のすくなくとも１つの中へ多結晶シリコン
    ゲート電極を形成することであつて、ゲート電極のどち
    らかの側面上にゲート酸化物層によつて基板の表面から
    分離してソース／ドレイン領域を画定すること、 ゲート電極の側面上へ側面酸化物を形成し、ソース／ド
    レイン領域のシリコン表面を露出させること、 上記真性ベース領域上の第１の領域中へ酸化物層を形成
    し、エミツタ開口とベース開口を設けて、酸化物層の一
    部によつて分離された下層のシリコン基板表面を露出さ
    せること、 基板上へ高融点金属層を形成し、露出したシリコン表面
    と接触させること、 高融点金属と、露出していたシリコン表面とを反応させ
    て、MOS領域およびバイポーラ領域中にシリサイドを形
    成すること、 上記第１の導電型のMOS領域中およびベース開口中に形
    成されたシリサイド中へ、第１の導電型の不純物を選択
    的に注入すること、 上記第２の導電型のMOS領域中およびエミツタ開口中に
    形成されたシリサイド中へ、第２の導電型の不純物を選
    択的に注入すること、 シリサイド形成で反応せずに残つた高融点金属層の部分
    を取除くこと、 シリサイド中へ注入された不純物を、シリサイドから下
    層のシリコン中へ拡散させて、シリサイド層よりも下に
    金属的な接合を形成すること、 を含む方法。
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