JPS60234357A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60234357A JPS60234357A JP59091222A JP9122284A JPS60234357A JP S60234357 A JPS60234357 A JP S60234357A JP 59091222 A JP59091222 A JP 59091222A JP 9122284 A JP9122284 A JP 9122284A JP S60234357 A JPS60234357 A JP S60234357A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- forming
- drain
- insulating film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関する。
従来、所謂相補型の半導体装置の製造方法は、例えば第
１図（Ａ）乃至同図ｐ）に示す工程に従って行われてい
る。すなわち、先ず第１図体）に示す如く、半導体基板
１の表面に所定膜厚の絶縁膜を形成し、Ｐ−ｗｅｌｌ領
域形成部に対応する部分に窓を開口する。次いで、この
窓を介してＰ型不純物の注入を行ない、半導体基板１内
にＰ−ｗｌｌ領域２を形成する。次いで、ソース、ドレ
イン。
１図（Ａ）乃至同図ｐ）に示す工程に従って行われてい
る。すなわち、先ず第１図体）に示す如く、半導体基板
１の表面に所定膜厚の絶縁膜を形成し、Ｐ−ｗｅｌｌ領
域形成部に対応する部分に窓を開口する。次いで、この
窓を介してＰ型不純物の注入を行ない、半導体基板１内
にＰ−ｗｌｌ領域２を形成する。次いで、ソース、ドレ
イン。
ダートを形成するための窓３を絶縁膜４に開口する。
次に、同図（Ｂ）に示す如く、基板側の領域にＰチャネ
ルを形成すると共に、Ｐ−ｖｒｅｌｌ領域２のガードリ
ング部５を形成するだめの窓３を開口した状態にして、
他の窓３の部をレノスト膜６で覆う。次いで、レジスト
膜６をマスクにしてゲロン（” Ｂ＋） ７ ライオン
注入し、ソース８ａ１ ドレイン８ｂ及びガードリング
部５を形成する。
ルを形成すると共に、Ｐ−ｖｒｅｌｌ領域２のガードリ
ング部５を形成するだめの窓３を開口した状態にして、
他の窓３の部をレノスト膜６で覆う。次いで、レジスト
膜６をマスクにしてゲロン（” Ｂ＋） ７ ライオン
注入し、ソース８ａ１ ドレイン８ｂ及びガードリング
部５を形成する。
次に、同図（Ｃ）に示す如く、レジスト膜６を除去して
から、Ｐ−ｗｅｌｌ領域２側にＮチャネルを形成すると
共に、基板側の領域にＰチャネルとＰ−ｗｅｌｌ領域間
の素子分離を行うだめのアイソレーション層９を形成す
るために、既に形成したソース８ａ１ ドレイン８ｂ部
の窓３とガード１）ング部５の部分の窓３を新しいレジ
スト膜１０で塞ぎ、残る窓３を開口した状態にする。次
いで、このレジスト膜１０をマスクにしてリン（３１ｐ
＋ ）１ノのイオン注入を行ない、ｐ−ｖｒｅｌｌ領域
２内にソ・−ス１２ａ１ ドレイン１２ｂを形成すると
共に、基板側の領域にアイソレーション層９を形成する
。
から、Ｐ−ｗｅｌｌ領域２側にＮチャネルを形成すると
共に、基板側の領域にＰチャネルとＰ−ｗｅｌｌ領域間
の素子分離を行うだめのアイソレーション層９を形成す
るために、既に形成したソース８ａ１ ドレイン８ｂ部
の窓３とガード１）ング部５の部分の窓３を新しいレジ
スト膜１０で塞ぎ、残る窓３を開口した状態にする。次
いで、このレジスト膜１０をマスクにしてリン（３１ｐ
＋ ）１ノのイオン注入を行ない、ｐ−ｖｒｅｌｌ領域
２内にソ・−ス１２ａ１ ドレイン１２ｂを形成すると
共に、基板側の領域にアイソレーション層９を形成する
。
然る後、同図０）に示す如く、レジスト膜１０を除去し
てから、取出電極の形成等を行ない、所定の仕様を満し
た相補型半導体装置を得る。
てから、取出電極の形成等を行ない、所定の仕様を満し
た相補型半導体装置を得る。
このような半導体装置の製造方法では、し・ノスト膜６
，１０の形成工程及びその・ぐターニング工程が多いた
め、生産性を低下する。また、レノスト膜６，１０のノ
ｅターニング工程が多いため、ごみ等の汚染物質が多量
に発生し、半導体装置の信頼性が低下する。その結果、
製造歩留りを著しく低下する問題があった。
，１０の形成工程及びその・ぐターニング工程が多いた
め、生産性を低下する。また、レノスト膜６，１０のノ
ｅターニング工程が多いため、ごみ等の汚染物質が多量
に発生し、半導体装置の信頼性が低下する。その結果、
製造歩留りを著しく低下する問題があった。
本発明は、レノスト膜の形成工程及びその・母ターニン
グ工程の数を減少して、信頼性の高い半導体装置を高い
製造歩留りの下に容易に得ることができる半導体装置の
製造方法を提供することをその目的とするものである。
グ工程の数を減少して、信頼性の高い半導体装置を高い
製造歩留りの下に容易に得ることができる半導体装置の
製造方法を提供することをその目的とするものである。
本発明は、導電型の異なるチャネルの形成を異種の不純
物を所定濃度にして重ねて導入することにより達成し、
もってレノスト膜の形成工程及びその・ぐターニング工
程の減少を図９、信頼性の高い半導体装置を高い製造歩
留りの下に得ることができる半導体装置の製造方法であ
る。
物を所定濃度にして重ねて導入することにより達成し、
もってレノスト膜の形成工程及びその・ぐターニング工
程の減少を図９、信頼性の高い半導体装置を高い製造歩
留りの下に得ることができる半導体装置の製造方法であ
る。
以下、本発明の実施例について図面を参照して説明する
。
。
先ず、第２図（Ａ）に示す如く、Ｎ型の半導体基板２０
の表面に所定の膜厚の絶縁膜を形成する。
の表面に所定の膜厚の絶縁膜を形成する。
次いで、この絶縁膜に半導体基板２０のＰ−ｗｅｌｌ領
域形成部に対応して窓を開口する。次いで、この窓を介
してＰ型不純物の注入を行ない、半導体基板２０内にＰ
−ｗｅｌｌ領域２ノを形成する。
域形成部に対応して窓を開口する。次いで、この窓を介
してＰ型不純物の注入を行ない、半導体基板２０内にＰ
−ｗｅｌｌ領域２ノを形成する。
次いで、Ｐ−ｗｅｌｌ領域２ノを含む半導体基板２０の
表面に新しく絶縁膜２２を形成し、この絶縁膜２２に周
知の写真蝕刻法によｐ、Ｐ−ｗｅｌｌ領域２１内のソー
ス、ドレイン形成領域、接合部のガードリング部形成領
域、半導体基板２０側のソース、ドレイン形成領域及び
アイソレーション層形成領域に対応して窓２３を開口す
る。
表面に新しく絶縁膜２２を形成し、この絶縁膜２２に周
知の写真蝕刻法によｐ、Ｐ−ｗｅｌｌ領域２１内のソー
ス、ドレイン形成領域、接合部のガードリング部形成領
域、半導体基板２０側のソース、ドレイン形成領域及び
アイソレーション層形成領域に対応して窓２３を開口す
る。
次に、同図（Ｂ）に示す如く、これらの窓２３を介して
Ｐ−ｗｅｌｌ領域２１内及び半導体基板２０内にＰ型不
純物としてボロン（口Ｂ＋）２４を所定濃度で注入する
。このイオン注入工程でｐ−ｗｅ１１領域２１の接合部
の界面部分にが−）＋ ＩＪソング２５を形成し、半導
体基板２θ内にＰ導電型のソース２６ａ１ ドレイン２
６ｂを形成する。
Ｐ−ｗｅｌｌ領域２１内及び半導体基板２０内にＰ型不
純物としてボロン（口Ｂ＋）２４を所定濃度で注入する
。このイオン注入工程でｐ−ｗｅ１１領域２１の接合部
の界面部分にが−）＋ ＩＪソング２５を形成し、半導
体基板２θ内にＰ導電型のソース２６ａ１ ドレイン２
６ｂを形成する。
次に、同図（Ｃ）に示す如く、ガードリング部２５及び
ソース２６ａ１ ドレイン２６ｂを覆うレノスト膜２７
を形成し、残存した窓２３を介してＮ型不純物、例えば
リン（”Ｐ＋）２Ｂをイオン注入し、Ｐ−ｗｅｌｌ領域
２ノ内にＮ導電型のソース２９ａ、Ｙレイン２９ｂを形
成すると共に、半導体基板２０内にアイソレーション層
３０を形成する。引き続き残存したレノスト膜２７をマ
スクニジてヒ素（”Ａｓ＋）のイオン注入を行ない、ソ
ース２９ａ１ ドレイン２９ｂの表面領域の接触抵抗を
所定の値に設定する。
ソース２６ａ１ ドレイン２６ｂを覆うレノスト膜２７
を形成し、残存した窓２３を介してＮ型不純物、例えば
リン（”Ｐ＋）２Ｂをイオン注入し、Ｐ−ｗｅｌｌ領域
２ノ内にＮ導電型のソース２９ａ、Ｙレイン２９ｂを形
成すると共に、半導体基板２０内にアイソレーション層
３０を形成する。引き続き残存したレノスト膜２７をマ
スクニジてヒ素（”Ａｓ＋）のイオン注入を行ない、ソ
ース２９ａ１ ドレイン２９ｂの表面領域の接触抵抗を
所定の値に設定する。
然る後、同図の）に示す如く、レノスト膜２７を除去し
、Ｐ−ｗｅｌｌ領域２ノ（ｌ］ｌＩ及び半導体基板２０
側の夫々に所定濃度のソース２６ ａ、２９ ａ。
、Ｐ−ｗｅｌｌ領域２ノ（ｌ］ｌＩ及び半導体基板２０
側の夫々に所定濃度のソース２６ ａ、２９ ａ。
ドレイン２６ｂ、２９ｂを形成した状態で、取出電極の
形成等を行ない、所定の仕様を満した相補型半導体装置
を得る。
形成等を行ない、所定の仕様を満した相補型半導体装置
を得る。
このようにこの半導体装置の製造方法によれば、従来方
法に比べてレジスト膜２９の形成工程及びその・ぐター
ニング工程を１回づつ省略できるので、工程を簡略にし
て生産性を高めることができる。また、レノスト膜２７
の形成及び・やターニング工程の数減少するので、ごみ
等の汚染物質の発生量を少なくして、半導体装置の信頼
性を向上させることができる。その結果、製造歩留りを
著しく向上させることができる。
法に比べてレジスト膜２９の形成工程及びその・ぐター
ニング工程を１回づつ省略できるので、工程を簡略にし
て生産性を高めることができる。また、レノスト膜２７
の形成及び・やターニング工程の数減少するので、ごみ
等の汚染物質の発生量を少なくして、半導体装置の信頼
性を向上させることができる。その結果、製造歩留りを
著しく向上させることができる。
なお、実施例では半導体基板２０側にソース２６ａ１
ドレイン２６ｂを形成してからＰ−ｗｅｌｌ領域２１側
にソース２９ａ１ ドレイン２９ｂを形成するものを示
したが、この形成順序を逆にしても良いことは勿論であ
る。また、Ｎ型の半導体基板２０の代わりにＰ型の半導
体基板を使用しても良いことは勿論である。
ドレイン２６ｂを形成してからＰ−ｗｅｌｌ領域２１側
にソース２９ａ１ ドレイン２９ｂを形成するものを示
したが、この形成順序を逆にしても良いことは勿論であ
る。また、Ｎ型の半導体基板２０の代わりにＰ型の半導
体基板を使用しても良いことは勿論である。
以上説明した如く、本発明に係る半導体装置の製造方法
によれば、レノスト膜の形成工程及びそのバターニング
工程の数を減少して、信頼性の高い半導体装置を高い製
造歩留りの下に容易に得ることができるものである。
によれば、レノスト膜の形成工程及びそのバターニング
工程の数を減少して、信頼性の高い半導体装置を高い製
造歩留りの下に容易に得ることができるものである。
第１図（５））乃至同図の）は、従来の半導体装置の製
造方法を工程順に示す説明図、第２図（Ａ）乃至゛同図
の）は、本発明方法を工程順に示す説明図である。 ２０ ＝−・半導体基板、２１ ＝・Ｐ−ｗｅｌｌ領域
、２２・・・絶縁膜、２３・・・窓、２４・・・？ロン
、２５・・・ガードリング部、２６ｈ、２９ｈ−ソース
、２６ｂ。 ２９ｂ・・・ドレイン、２７・・・レゾスト膜、２８・
・・リン、３０・・アイソレーション層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第 ２ワ
造方法を工程順に示す説明図、第２図（Ａ）乃至゛同図
の）は、本発明方法を工程順に示す説明図である。 ２０ ＝−・半導体基板、２１ ＝・Ｐ−ｗｅｌｌ領域
、２２・・・絶縁膜、２３・・・窓、２４・・・？ロン
、２５・・・ガードリング部、２６ｈ、２９ｈ−ソース
、２６ｂ。 ２９ｂ・・・ドレイン、２７・・・レゾスト膜、２８・
・・リン、３０・・アイソレーション層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第 ２ワ
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板の所定領域に反対導電型のｐ−ｗ
ｅ ｌ ｌ領域を形成する工程と、該Ｐ−ｗ６１１領域
を含む前記半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に前記Ｐ−ｗｅｌｌ領域内のソース。 ドレイン形成領域及び前記半導体基板内のソース、ドレ
イン形成領域に対応して窓を開口する工程と、該窓を介
して前記Ｐ−ｗｅ １１領域及び前記半導体基板内に所
定の導電型及び濃度の不純物を導入する工程と、該不純
物と反対導電型の異種不純物を前記窓を介して前記Ｐ−
ｗｅｌｌ領域側或は前記半導体基板側の前記ソース、ド
レイン形成領域内に導入する工程とを具備することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091222A JPS60234357A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091222A JPS60234357A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60234357A true JPS60234357A (ja) | 1985-11-21 |
Family
ID=14020392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091222A Pending JPS60234357A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60234357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183553A (ja) * | 1986-01-24 | 1987-08-11 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | 集積電子素子の製作方法 |
-
1984
- 1984-05-08 JP JP59091222A patent/JPS60234357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62183553A (ja) * | 1986-01-24 | 1987-08-11 | エツセ・ジ・エツセ・ミクロエレツトロニ−カ・エツセ・ピ・ア | 集積電子素子の製作方法 |
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