JPH11340335A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11340335A JPH11340335A JP10144316A JP14431698A JPH11340335A JP H11340335 A JPH11340335 A JP H11340335A JP 10144316 A JP10144316 A JP 10144316A JP 14431698 A JP14431698 A JP 14431698A JP H11340335 A JPH11340335 A JP H11340335A
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Abstract
(57)【要約】
【課題】 ＰＮＰトランジスタの形成工程の一部をＮＰ
Ｎトランジスタの形成のための工程と共用することがで
きる半導体装置の製造方法を提供する。 【解決手段】 ＮＰＮのコレクタ領域４の形成と同時に
Ｎ型不純物注入により形成されたＰＮＰの側面分離領域
５で分離された領域内にて、ＰＮＰのＮ型底面分離領域
８、コレクタ領域９及びベース領域１０を形成する工程
を同一マスクを用いて行う。ＰＮＰ及びＮＰＮのエミッ
タ電極１６，１５をパターニング形成する際のオーバー
エッチによりコレクタ領域９，４に達するトレンチ１
８，１７を形成し、ＰＮＰの外部ベース領域２０を形成
すると同時にトレンチ１７を介してＮ型不純物を注入し
てＮＰＮのコレクタ引出し領域２１を形成し、ＮＰＮの
外部ベース領域１９を形成すると同時にトレンチ１８を
介してＰ型不純物を注入してＰＮＰのコレクタ引出し領
域２２を形成する。
Ｎトランジスタの形成のための工程と共用することがで
きる半導体装置の製造方法を提供する。 【解決手段】 ＮＰＮのコレクタ領域４の形成と同時に
Ｎ型不純物注入により形成されたＰＮＰの側面分離領域
５で分離された領域内にて、ＰＮＰのＮ型底面分離領域
８、コレクタ領域９及びベース領域１０を形成する工程
を同一マスクを用いて行う。ＰＮＰ及びＮＰＮのエミッ
タ電極１６，１５をパターニング形成する際のオーバー
エッチによりコレクタ領域９，４に達するトレンチ１
８，１７を形成し、ＰＮＰの外部ベース領域２０を形成
すると同時にトレンチ１７を介してＮ型不純物を注入し
てＮＰＮのコレクタ引出し領域２１を形成し、ＮＰＮの
外部ベース領域１９を形成すると同時にトレンチ１８を
介してＰ型不純物を注入してＰＮＰのコレクタ引出し領
域２２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の技術
分野に属するものであり、特に半導体基板上にバーティ
カル（縦型）ＰＮＰバイポーラトランジスタ（以下Ｖ−
ＰＮＰと表記）またはバーティカル（縦型）ＮＰＮバイ
ポーラトランジスタ（以下Ｖ−ＮＰＮと表記）を形成し
た半導体装置の製造方法に関するものである。
分野に属するものであり、特に半導体基板上にバーティ
カル（縦型）ＰＮＰバイポーラトランジスタ（以下Ｖ−
ＰＮＰと表記）またはバーティカル（縦型）ＮＰＮバイ
ポーラトランジスタ（以下Ｖ−ＮＰＮと表記）を形成し
た半導体装置の製造方法に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】Ｖ−Ｐ
ＮＰを有する半導体装置の製造については、従来、例え
ば特開平９−２２３７４６号公報または特開平９−３０
７０１１号公報に記載されているようにして行われてい
る。
ＮＰを有する半導体装置の製造については、従来、例え
ば特開平９−２２３７４６号公報または特開平９−３０
７０１１号公報に記載されているようにして行われてい
る。
【０００３】即ち、従来の第１の方法では、先ず、図１
６に示すように、Ｐ型シリコン基板１の一部の領域に高
濃度Ｎ型不純物領域４２、さらにその上部に高濃度Ｐ型
不純物領域４３を形成する。その後、基板表面全面にＮ
型不純物を含むエピタキシャル層４４を成長する。
６に示すように、Ｐ型シリコン基板１の一部の領域に高
濃度Ｎ型不純物領域４２、さらにその上部に高濃度Ｐ型
不純物領域４３を形成する。その後、基板表面全面にＮ
型不純物を含むエピタキシャル層４４を成長する。
【０００４】次に、図１７に示すように、ＬＯＣＯＳ法
により選択的にフィールド酸化膜２を形成し、トランジ
スタ領域を画定した後、基板表面を酸化し、厚さ２０〜
３０ｎｍの酸化膜を形成する。その後、レジスト（図示
していない）をマスクとして基板表面からＰ型不純物を
イオン注入した後、熱処理を行ってコレクタ引き出し領
域４５を形成する。その後、高濃度Ｐ型不純物領域４３
上に不純物濃度の低いＰ型コレクタ領域４６を形成す
る。
により選択的にフィールド酸化膜２を形成し、トランジ
スタ領域を画定した後、基板表面を酸化し、厚さ２０〜
３０ｎｍの酸化膜を形成する。その後、レジスト（図示
していない）をマスクとして基板表面からＰ型不純物を
イオン注入した後、熱処理を行ってコレクタ引き出し領
域４５を形成する。その後、高濃度Ｐ型不純物領域４３
上に不純物濃度の低いＰ型コレクタ領域４６を形成す
る。
【０００５】次に、図１８に示すように、Ｎ型真性ベー
ス領域１０および外部ベース領域２０を形成した後、全
面に成長した酸化膜１１にエミッタコンタクト１２を開
口する。
ス領域１０および外部ベース領域２０を形成した後、全
面に成長した酸化膜１１にエミッタコンタクト１２を開
口する。
【０００６】次に、図１９に示すように、全面に成長し
た多結晶シリコン層にボロンをイオン注入した後、レジ
ストマスク（図示していない）で多結晶シリコン層をパ
ターニングしてエミッタ電極１６を形成する。その後、
熱処理を行ってエミッタ電極１６の多結晶シリコン層か
らシリコン基板へボロンを拡散させて, Ｐ型エミッタ領
域２４を形成する。
た多結晶シリコン層にボロンをイオン注入した後、レジ
ストマスク（図示していない）で多結晶シリコン層をパ
ターニングしてエミッタ電極１６を形成する。その後、
熱処理を行ってエミッタ電極１６の多結晶シリコン層か
らシリコン基板へボロンを拡散させて, Ｐ型エミッタ領
域２４を形成する。
【０００７】その後、図２０に示すように、全面に層間
絶縁膜２５を形成し、これに開口したコンタクト２６に
タングステン２７を埋設した後、アルミニウム配線２８
を形成する。これにより、Ｖ−ＰＮＰが形成される。
絶縁膜２５を形成し、これに開口したコンタクト２６に
タングステン２７を埋設した後、アルミニウム配線２８
を形成する。これにより、Ｖ−ＰＮＰが形成される。
【０００８】上記に示した製造方法は、Ｐ型コレクタ領
域４６をＰ型基板１から分離するため、Ｎ型埋め込み層
４２とＮ型エピタキシャル層４４とを形成しなければな
らず、製造工程数が多い。これらの製造工程を削減する
方法として、図２１〜２４に示す製造方法（従来の第２
の方法）が提案されている。
域４６をＰ型基板１から分離するため、Ｎ型埋め込み層
４２とＮ型エピタキシャル層４４とを形成しなければな
らず、製造工程数が多い。これらの製造工程を削減する
方法として、図２１〜２４に示す製造方法（従来の第２
の方法）が提案されている。
【０００９】この従来の第２の方法では、まず、図２１
に示すように、Ｐ型シリコン基板１上にフールド酸化膜
２を形成した後、基板表面からＰ型不純物をイオン注入
し、熱処理を行って不純物を拡散し、不純物濃度の高い
Ｐ型コレクタ引き出し領域４５を形成する。その後、Ｎ
型不純物領域４７を形成する。
に示すように、Ｐ型シリコン基板１上にフールド酸化膜
２を形成した後、基板表面からＰ型不純物をイオン注入
し、熱処理を行って不純物を拡散し、不純物濃度の高い
Ｐ型コレクタ引き出し領域４５を形成する。その後、Ｎ
型不純物領域４７を形成する。
【００１０】次に、図２２に示すように、前記Ｎ型不純
物領域４７の内側に同じマスク工程で、Ｐ型不純物およ
びＮ型不純物をイオン注入してＰ型コレクタ領域４６お
よびＮ型ベース領域１０を形成する。なお、前記Ｎ型不
純物領域４７はＰ型コレクタ領域４６とＰ型基板を分離
するために設けられている。その後、外部ベース領域２
０を形成する。
物領域４７の内側に同じマスク工程で、Ｐ型不純物およ
びＮ型不純物をイオン注入してＰ型コレクタ領域４６お
よびＮ型ベース領域１０を形成する。なお、前記Ｎ型不
純物領域４７はＰ型コレクタ領域４６とＰ型基板を分離
するために設けられている。その後、外部ベース領域２
０を形成する。
【００１１】次に、図２３に示すように、全面に成長し
た酸化膜１１にエミッタコンタクト１２を開口した後、
全面に成長した多結晶シリコン層にボロンをイオン注入
した後、パターニングを行い、エミッタ電極１６を形成
する。その後、熱処理を行ってエミッタ電極１６の多結
晶シリコン層からシリコン基板１へボロンを拡散させて
Ｐ型エミッタ領域２４を形成する。
た酸化膜１１にエミッタコンタクト１２を開口した後、
全面に成長した多結晶シリコン層にボロンをイオン注入
した後、パターニングを行い、エミッタ電極１６を形成
する。その後、熱処理を行ってエミッタ電極１６の多結
晶シリコン層からシリコン基板１へボロンを拡散させて
Ｐ型エミッタ領域２４を形成する。
【００１２】次に、図２４に示すように、全面に層間絶
縁膜２５を形成し、これに開口したコンタクト２６にタ
ングステン２７を埋設した後、アルミニウム配線２８を
形成する。これにより、Ｖ−ＰＮＰが形成される。
縁膜２５を形成し、これに開口したコンタクト２６にタ
ングステン２７を埋設した後、アルミニウム配線２８を
形成する。これにより、Ｖ−ＰＮＰが形成される。
【００１３】しかし、上記従来の第２の方法において
も、Ｐ型コレクタ領域４６と素子分離に用いられるＮ型
不純物領域４７はそれぞれ別マスク工程で形成してい
る。これらの工程はＣＭＯＳや縦型ＮＰＮバイポーラト
ランジスタを形成する工程と共用できず、同一基板上に
ＣＭＯＳトランジスタやＶ−ＮＰＮとＶ−ＰＮＰとを形
成する場合、製造工程数およびマスク工程数が増加する
ことになる。
も、Ｐ型コレクタ領域４６と素子分離に用いられるＮ型
不純物領域４７はそれぞれ別マスク工程で形成してい
る。これらの工程はＣＭＯＳや縦型ＮＰＮバイポーラト
ランジスタを形成する工程と共用できず、同一基板上に
ＣＭＯＳトランジスタやＶ−ＮＰＮとＶ−ＰＮＰとを形
成する場合、製造工程数およびマスク工程数が増加する
ことになる。
【００１４】以上のことは、逆導電型の場合（即ちＰを
Ｎに代え且つＮをＰに代えた場合）も同様である。
Ｎに代え且つＮをＰに代えた場合）も同様である。
【００１５】そこで、本発明の目的は、少ない工程数お
よびマスク数でＶ−ＰＮＰやＶ−ＮＰＮを形成できる半
導体装置の製造方法を提供することにある。
よびマスク数でＶ−ＰＮＰやＶ−ＮＰＮを形成できる半
導体装置の製造方法を提供することにある。
【００１６】更に、本発明の他の目的は、Ｖ−ＰＮＰま
たはＶ−ＮＰＮに加えてそれ以外の素子例えばトランジ
スタをも同一の基板上に形成する際に、Ｖ−ＰＮＰまた
はＶ−ＮＰＮの形成工程の一部を他の素子の形成のため
の工程と共用する（即ち同時に行う）ことができる半導
体装置の製造方法を提供することにある。
たはＶ−ＮＰＮに加えてそれ以外の素子例えばトランジ
スタをも同一の基板上に形成する際に、Ｖ−ＰＮＰまた
はＶ−ＮＰＮの形成工程の一部を他の素子の形成のため
の工程と共用する（即ち同時に行う）ことができる半導
体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】（１）本発明によれば、
以上の如き目的を達成するものとして、Ｐ型半導体基板
に形成された縦型ＰＮＰバイポーラトランジスタを有す
る半導体装置を製造する方法において、前記Ｐ型半導体
基板に前記縦型ＰＮＰバイポーラトランジスタの分離の
ためのＮ型底面分離領域を形成する工程と、前記縦型Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ領域を形成
する工程と、前記縦型ＰＮＰバイポーラトランジスタの
Ｎ型ベース領域を形成する工程とを同一のマスクを用い
て行うことを特徴とする、半導体装置の製造方法、が提
供される。
以上の如き目的を達成するものとして、Ｐ型半導体基板
に形成された縦型ＰＮＰバイポーラトランジスタを有す
る半導体装置を製造する方法において、前記Ｐ型半導体
基板に前記縦型ＰＮＰバイポーラトランジスタの分離の
ためのＮ型底面分離領域を形成する工程と、前記縦型Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ領域を形成
する工程と、前記縦型ＰＮＰバイポーラトランジスタの
Ｎ型ベース領域を形成する工程とを同一のマスクを用い
て行うことを特徴とする、半導体装置の製造方法、が提
供される。
【００１８】本発明の一態様においては、前記Ｎ型底面
分離領域の形成、前記Ｐ型コレクタ領域の形成及び前記
Ｎ型ベース領域の形成を不純物イオン注入を用いて行
う。
分離領域の形成、前記Ｐ型コレクタ領域の形成及び前記
Ｎ型ベース領域の形成を不純物イオン注入を用いて行
う。
【００１９】本発明の一態様においては、前記Ｎ型底面
分離領域を形成する工程に先立って前記Ｐ型半導体基板
に前記縦型ＰＮＰバイポーラトランジスタの分離のため
のＮ型側面分離領域を形成し、該Ｎ型側面分離領域によ
り分離された領域内で前記Ｎ型底面分離領域、前記Ｐ型
コレクタ領域及び前記Ｎ型ベース領域を形成する。
分離領域を形成する工程に先立って前記Ｐ型半導体基板
に前記縦型ＰＮＰバイポーラトランジスタの分離のため
のＮ型側面分離領域を形成し、該Ｎ型側面分離領域によ
り分離された領域内で前記Ｎ型底面分離領域、前記Ｐ型
コレクタ領域及び前記Ｎ型ベース領域を形成する。
【００２０】本発明の一態様においては、前記Ｎ型側面
分離領域の形成を不純物イオン注入を用いて行う。
分離領域の形成を不純物イオン注入を用いて行う。
【００２１】また、本発明によれば、以上の如き目的を
達成するものとして、Ｐ型半導体基板に形成された縦型
ＰＮＰバイポーラトランジスタと他の素子とを有する半
導体装置を製造する方法において、前記Ｐ型半導体基板
に前記他の素子を形成する際のＮ型不純物領域形成工程
で、同時に前記Ｐ型半導体基板の所要領域にＮ型不純物
を注入して前記縦型ＰＮＰバイポーラトランジスタの分
離のためのＮ型側面分離領域を形成することを特徴とす
る、半導体装置の製造方法、が提供される。
達成するものとして、Ｐ型半導体基板に形成された縦型
ＰＮＰバイポーラトランジスタと他の素子とを有する半
導体装置を製造する方法において、前記Ｐ型半導体基板
に前記他の素子を形成する際のＮ型不純物領域形成工程
で、同時に前記Ｐ型半導体基板の所要領域にＮ型不純物
を注入して前記縦型ＰＮＰバイポーラトランジスタの分
離のためのＮ型側面分離領域を形成することを特徴とす
る、半導体装置の製造方法、が提供される。
【００２２】本発明の一態様においては、前記Ｎ型不純
物領域形成及び前記Ｎ型側面分離領域の形成を不純物イ
オン注入を用いて行う。
物領域形成及び前記Ｎ型側面分離領域の形成を不純物イ
オン注入を用いて行う。
【００２３】本発明の一態様においては、前記他の素子
は縦型ＮＰＮバイポーラトランジスタであり、前記Ｎ型
不純物領域形成工程はＮ型コレクタ領域形成工程であ
る。
は縦型ＮＰＮバイポーラトランジスタであり、前記Ｎ型
不純物領域形成工程はＮ型コレクタ領域形成工程であ
る。
【００２４】本発明の一態様においては、前記他の素子
はＰＭＯＳトランジスタであり、前記Ｎ型不純物領域形
成工程はＰＭＯＳトランジスタ用Ｎウェルの形成工程で
ある。
はＰＭＯＳトランジスタであり、前記Ｎ型不純物領域形
成工程はＰＭＯＳトランジスタ用Ｎウェルの形成工程で
ある。
【００２５】また、本発明によれば、以上の如き目的を
達成するものとして、Ｐ型半導体基板に形成された縦型
ＰＮＰバイポーラトランジスタと縦型ＮＰＮバイポーラ
トランジスタとを有する半導体装置を製造する方法にお
いて、前記縦型ＰＮＰバイポーラトランジスタのＰ型コ
レクタ領域に達する第１のトレンチと前記縦型ＮＰＮバ
イポーラトランジスタのＮ型コレクタ領域に達する第２
のトレンチとを形成し、前記縦型ＰＮＰバイポーラトラ
ンジスタのＮ型外部ベース領域を形成する工程で同時に
前記第２のトレンチを介してＮ型不純物を注入して前記
縦型ＮＰＮバイポーラトランジスタのＮ型コレクタ引出
し領域を形成し、前記縦型ＮＰＮバイポーラトランジス
タのＰ型外部ベース領域を形成する工程で同時に前記第
１のトレンチを介してＰ型不純物を注入して前記縦型Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ引出し領域
を形成することを特徴とする、半導体装置の製造方法、
が提供される。
達成するものとして、Ｐ型半導体基板に形成された縦型
ＰＮＰバイポーラトランジスタと縦型ＮＰＮバイポーラ
トランジスタとを有する半導体装置を製造する方法にお
いて、前記縦型ＰＮＰバイポーラトランジスタのＰ型コ
レクタ領域に達する第１のトレンチと前記縦型ＮＰＮバ
イポーラトランジスタのＮ型コレクタ領域に達する第２
のトレンチとを形成し、前記縦型ＰＮＰバイポーラトラ
ンジスタのＮ型外部ベース領域を形成する工程で同時に
前記第２のトレンチを介してＮ型不純物を注入して前記
縦型ＮＰＮバイポーラトランジスタのＮ型コレクタ引出
し領域を形成し、前記縦型ＮＰＮバイポーラトランジス
タのＰ型外部ベース領域を形成する工程で同時に前記第
１のトレンチを介してＰ型不純物を注入して前記縦型Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ引出し領域
を形成することを特徴とする、半導体装置の製造方法、
が提供される。
【００２６】本発明の一態様においては、前記Ｎ型外部
ベース領域の形成、前記Ｎ型コレクタ引出し領域の形
成、前記Ｐ型外部ベース領域の形成及び前記Ｐ型コレク
タ引出し領域の形成を不純物イオン注入を用いて行う。
ベース領域の形成、前記Ｎ型コレクタ引出し領域の形
成、前記Ｐ型外部ベース領域の形成及び前記Ｐ型コレク
タ引出し領域の形成を不純物イオン注入を用いて行う。
【００２７】本発明の一態様においては、前記第１のト
レンチ及び前記第２のトレンチの形成は前記縦型ＰＮＰ
バイポーラトランジスタのエミッタ電極及び前記縦型Ｎ
ＰＮバイポーラトランジスタのエミッタ電極をパターニ
ング形成する際のオーバーエッチによりなされる。
レンチ及び前記第２のトレンチの形成は前記縦型ＰＮＰ
バイポーラトランジスタのエミッタ電極及び前記縦型Ｎ
ＰＮバイポーラトランジスタのエミッタ電極をパターニ
ング形成する際のオーバーエッチによりなされる。
【００２８】本発明の一態様においては、前記Ｐ型半導
体基板に前記縦型ＮＰＮバイポーラトランジスタを形成
する際のＮ型コレクタ領域形成工程で、同時に前記Ｐ型
半導体基板の所要領域にＮ型不純物を注入して前記縦型
ＰＮＰバイポーラトランジスタの分離のためのＮ型側面
分離領域を形成する。
体基板に前記縦型ＮＰＮバイポーラトランジスタを形成
する際のＮ型コレクタ領域形成工程で、同時に前記Ｐ型
半導体基板の所要領域にＮ型不純物を注入して前記縦型
ＰＮＰバイポーラトランジスタの分離のためのＮ型側面
分離領域を形成する。
【００２９】本発明の一態様においては、前記Ｎ型側面
分離領域の形成を不純物イオン注入を用いて行う。
分離領域の形成を不純物イオン注入を用いて行う。
【００３０】本発明の一態様においては、前記Ｐ型半導
体基板の前記Ｎ型側面分離領域により分離された領域内
で、前記縦型ＰＮＰバイポーラトランジスタの分離のた
めのＮ型底面分離領域を形成する工程と、前記縦型ＰＮ
ＰバイポーラトランジスタのＰ型コレクタ領域を形成す
る工程と、前記縦型ＰＮＰバイポーラトランジスタのＮ
型ベース領域を形成する工程とを同一のマスクを用いて
行う。
体基板の前記Ｎ型側面分離領域により分離された領域内
で、前記縦型ＰＮＰバイポーラトランジスタの分離のた
めのＮ型底面分離領域を形成する工程と、前記縦型ＰＮ
ＰバイポーラトランジスタのＰ型コレクタ領域を形成す
る工程と、前記縦型ＰＮＰバイポーラトランジスタのＮ
型ベース領域を形成する工程とを同一のマスクを用いて
行う。
【００３１】本発明の一態様においては、前記Ｐ型半導
体基板はＰ型シリコン基板である。
体基板はＰ型シリコン基板である。
【００３２】（２）本発明によれば、以上の如き目的を
達成するものとして、Ｎ型半導体基板に形成された縦型
ＮＰＮバイポーラトランジスタを有する半導体装置を製
造する方法において、前記Ｎ型半導体基板に前記縦型Ｎ
ＰＮバイポーラトランジスタの分離のためのＰ型底面分
離領域を形成する工程と、前記縦型ＮＰＮバイポーラト
ランジスタのＮ型コレクタ領域を形成する工程と、前記
縦型ＮＰＮバイポーラトランジスタのＰ型ベース領域を
形成する工程とを同一のマスクを用いて行うことを特徴
とする、半導体装置の製造方法、が提供される。
達成するものとして、Ｎ型半導体基板に形成された縦型
ＮＰＮバイポーラトランジスタを有する半導体装置を製
造する方法において、前記Ｎ型半導体基板に前記縦型Ｎ
ＰＮバイポーラトランジスタの分離のためのＰ型底面分
離領域を形成する工程と、前記縦型ＮＰＮバイポーラト
ランジスタのＮ型コレクタ領域を形成する工程と、前記
縦型ＮＰＮバイポーラトランジスタのＰ型ベース領域を
形成する工程とを同一のマスクを用いて行うことを特徴
とする、半導体装置の製造方法、が提供される。
【００３３】本発明の一態様においては、前記Ｐ型底面
分離領域の形成、前記Ｎ型コレクタ領域の形成及び前記
Ｐ型ベース領域の形成を不純物イオン注入を用いて行
う。
分離領域の形成、前記Ｎ型コレクタ領域の形成及び前記
Ｐ型ベース領域の形成を不純物イオン注入を用いて行
う。
【００３４】本発明の一態様においては、前記Ｐ型底面
分離領域を形成する工程に先立って前記Ｎ型半導体基板
に前記縦型ＮＰＮバイポーラトランジスタの分離のため
のＰ型側面分離領域を形成し、該Ｐ型側面分離領域によ
り分離された領域内で前記Ｐ型底面分離領域、前記Ｎ型
コレクタ領域及び前記Ｐ型ベース領域を形成する。
分離領域を形成する工程に先立って前記Ｎ型半導体基板
に前記縦型ＮＰＮバイポーラトランジスタの分離のため
のＰ型側面分離領域を形成し、該Ｐ型側面分離領域によ
り分離された領域内で前記Ｐ型底面分離領域、前記Ｎ型
コレクタ領域及び前記Ｐ型ベース領域を形成する。
【００３５】本発明の一態様においては、前記Ｐ型側面
分離領域の形成を不純物イオン注入を用いて行う。
分離領域の形成を不純物イオン注入を用いて行う。
【００３６】また、本発明によれば、以上の如き目的を
達成するものとして、Ｎ型半導体基板に形成された縦型
ＮＰＮバイポーラトランジスタと他の素子とを有する半
導体装置を製造する方法において、前記Ｎ型半導体基板
に前記他の素子を形成する際のＰ型不純物領域形成工程
で、同時に前記Ｎ型半導体基板の所要領域にＰ型不純物
を注入して前記縦型ＮＰＮバイポーラトランジスタの分
離のためのＰ型側面分離領域を形成することを特徴とす
る、半導体装置の製造方法、が提供される。
達成するものとして、Ｎ型半導体基板に形成された縦型
ＮＰＮバイポーラトランジスタと他の素子とを有する半
導体装置を製造する方法において、前記Ｎ型半導体基板
に前記他の素子を形成する際のＰ型不純物領域形成工程
で、同時に前記Ｎ型半導体基板の所要領域にＰ型不純物
を注入して前記縦型ＮＰＮバイポーラトランジスタの分
離のためのＰ型側面分離領域を形成することを特徴とす
る、半導体装置の製造方法、が提供される。
【００３７】本発明の一態様においては、前記Ｐ型不純
物領域形成及び前記Ｐ型側面分離領域の形成を不純物イ
オン注入を用いて行う。
物領域形成及び前記Ｐ型側面分離領域の形成を不純物イ
オン注入を用いて行う。
【００３８】本発明の一態様においては、前記他の素子
は縦型ＮＰＮバイポーラトランジスタであり、前記Ｐ型
不純物領域形成工程はＰ型コレクタ領域形成工程であ
る。
は縦型ＮＰＮバイポーラトランジスタであり、前記Ｐ型
不純物領域形成工程はＰ型コレクタ領域形成工程であ
る。
【００３９】本発明の一態様においては、前記他の素子
はＮＭＯＳトランジスタであり、前記Ｐ型不純物領域形
成工程はＮＭＯＳトランジスタ用Ｐウェルの形成工程で
ある。
はＮＭＯＳトランジスタであり、前記Ｐ型不純物領域形
成工程はＮＭＯＳトランジスタ用Ｐウェルの形成工程で
ある。
【００４０】また、本発明によれば、以上の如き目的を
達成するものとして、Ｎ型半導体基板に形成された縦型
ＮＰＮバイポーラトランジスタと縦型ＰＮＰバイポーラ
トランジスタとを有する半導体装置を製造する方法にお
いて、前記縦型ＮＰＮバイポーラトランジスタのＮ型コ
レクタ領域に達する第１のトレンチと前記縦型ＰＮＰバ
イポーラトランジスタのＰ型コレクタ領域に達する第２
のトレンチとを形成し、前記縦型ＮＰＮバイポーラトラ
ンジスタのＰ型外部ベース領域を形成する工程で同時に
前記第２のトレンチを介してＰ型不純物を注入して前記
縦型ＰＮＰバイポーラトランジスタのＰ型コレクタ引出
し領域を形成し、前記縦型ＰＮＰバイポーラトランジス
タのＮ型外部ベース領域を形成する工程で同時に前記第
１のトレンチを介してＮ型不純物を注入して前記縦型Ｎ
ＰＮバイポーラトランジスタのＮ型コレクタ引出し領域
を形成することを特徴とする、半導体装置の製造方法、
が提供される。
達成するものとして、Ｎ型半導体基板に形成された縦型
ＮＰＮバイポーラトランジスタと縦型ＰＮＰバイポーラ
トランジスタとを有する半導体装置を製造する方法にお
いて、前記縦型ＮＰＮバイポーラトランジスタのＮ型コ
レクタ領域に達する第１のトレンチと前記縦型ＰＮＰバ
イポーラトランジスタのＰ型コレクタ領域に達する第２
のトレンチとを形成し、前記縦型ＮＰＮバイポーラトラ
ンジスタのＰ型外部ベース領域を形成する工程で同時に
前記第２のトレンチを介してＰ型不純物を注入して前記
縦型ＰＮＰバイポーラトランジスタのＰ型コレクタ引出
し領域を形成し、前記縦型ＰＮＰバイポーラトランジス
タのＮ型外部ベース領域を形成する工程で同時に前記第
１のトレンチを介してＮ型不純物を注入して前記縦型Ｎ
ＰＮバイポーラトランジスタのＮ型コレクタ引出し領域
を形成することを特徴とする、半導体装置の製造方法、
が提供される。
【００４１】本発明の一態様においては、前記Ｐ型外部
ベース領域の形成、前記Ｐ型コレクタ引出し領域の形
成、前記Ｎ型外部ベース領域の形成及び前記Ｎ型コレク
タ引出し領域の形成を不純物イオン注入を用いて行う。
ベース領域の形成、前記Ｐ型コレクタ引出し領域の形
成、前記Ｎ型外部ベース領域の形成及び前記Ｎ型コレク
タ引出し領域の形成を不純物イオン注入を用いて行う。
【００４２】本発明の一態様においては、前記第１のト
レンチ及び前記第２のトレンチの形成は前記縦型ＮＰＮ
バイポーラトランジスタのエミッタ電極及び前記縦型Ｐ
ＮＰバイポーラトランジスタのエミッタ電極をパターニ
ング形成する際のオーバーエッチによりなされる。
レンチ及び前記第２のトレンチの形成は前記縦型ＮＰＮ
バイポーラトランジスタのエミッタ電極及び前記縦型Ｐ
ＮＰバイポーラトランジスタのエミッタ電極をパターニ
ング形成する際のオーバーエッチによりなされる。
【００４３】本発明の一態様においては、前記Ｐ型側面
分離領域の形成を不純物イオン注入を用いて行う。
分離領域の形成を不純物イオン注入を用いて行う。
【００４４】本発明の一態様においては、前記Ｎ型半導
体基板に前記縦型ＰＮＰバイポーラトランジスタを形成
する際のＰ型コレクタ領域形成工程で、同時に前記Ｎ型
半導体基板の所要領域にＰ型不純物を注入して前記縦型
ＮＰＮバイポーラトランジスタの分離のためのＰ型側面
分離領域を形成する。
体基板に前記縦型ＰＮＰバイポーラトランジスタを形成
する際のＰ型コレクタ領域形成工程で、同時に前記Ｎ型
半導体基板の所要領域にＰ型不純物を注入して前記縦型
ＮＰＮバイポーラトランジスタの分離のためのＰ型側面
分離領域を形成する。
【００４５】本発明の一態様においては、前記Ｎ型半導
体基板の前記Ｐ型側面分離領域により分離された領域内
で、前記縦型ＮＰＮバイポーラトランジスタの分離のた
めのＰ型底面分離領域を形成する工程と、前記縦型ＮＰ
ＮバイポーラトランジスタのＮ型コレクタ領域を形成す
る工程と、前記縦型ＮＰＮバイポーラトランジスタのＰ
型ベース領域を形成する工程とを同一のマスクを用いて
行う。
体基板の前記Ｐ型側面分離領域により分離された領域内
で、前記縦型ＮＰＮバイポーラトランジスタの分離のた
めのＰ型底面分離領域を形成する工程と、前記縦型ＮＰ
ＮバイポーラトランジスタのＮ型コレクタ領域を形成す
る工程と、前記縦型ＮＰＮバイポーラトランジスタのＰ
型ベース領域を形成する工程とを同一のマスクを用いて
行う。
【００４６】本発明の一態様においては、前記Ｎ型半導
体基板はＮ型シリコン基板である。
体基板はＮ型シリコン基板である。
【００４７】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。
面を参照しながら説明する。
【００４８】本発明の半導体装置の製造方法の第１の実
施の形態を図１〜図６に示す製造工程断面図に従って説
明する。この実施の形態は、Ｖ−ＰＮＰとＶ−ＮＰＮと
を同一基板上に形成するものである。
施の形態を図１〜図６に示す製造工程断面図に従って説
明する。この実施の形態は、Ｖ−ＰＮＰとＶ−ＮＰＮと
を同一基板上に形成するものである。
【００４９】まず、図１に示すように、Ｐ型シリコン基
板１上にＬＯＣＯＳ法を用いて選択的にフィールド酸化
膜２を形成した後、基板表面を酸化し、厚さ２０〜３０
ｎｍの酸化膜３を形成する。その後、リンをエネルギー
１〜２ＭｅＶ、ドーズ量２〜４Ｅ１３ｃｍ-2でイオン注
入し、Ｖ−ＮＰＮのコレクタ領域４とＶ−ＰＮＰのＮ型
側面分離領域５とを同時に形成する。また、ＢＦ2 をエ
ネルギー１０〜２０ＫｅＶ、ドーズ量１〜５Ｅ１３ｃｍ
-2でイオン注入してＶ−ＮＰＮのＰ型ベース領域６を形
成する。
板１上にＬＯＣＯＳ法を用いて選択的にフィールド酸化
膜２を形成した後、基板表面を酸化し、厚さ２０〜３０
ｎｍの酸化膜３を形成する。その後、リンをエネルギー
１〜２ＭｅＶ、ドーズ量２〜４Ｅ１３ｃｍ-2でイオン注
入し、Ｖ−ＮＰＮのコレクタ領域４とＶ−ＰＮＰのＮ型
側面分離領域５とを同時に形成する。また、ＢＦ2 をエ
ネルギー１０〜２０ＫｅＶ、ドーズ量１〜５Ｅ１３ｃｍ
-2でイオン注入してＶ−ＮＰＮのＰ型ベース領域６を形
成する。
【００５０】次に、図２に示すように、レジスト７をマ
スクとしてＮ型側面分離領域５の内側に、リンおよびボ
ロンをイオン注入してＶ−ＰＮＰのＮ型底面分離領域
８、Ｐ型コレクタ領域９、Ｎ型ベース領域１０を形成す
る。これらの領域を形成するイオン注入条件は次のとお
りである。即ち、Ｎ型底面分離領域８形成のために、リ
ンをエネルギー１〜２ＭｅＶ、ドーズ量２〜４Ｅ１３ｃ
ｍ-2で注入し、Ｐ型コレクタ領域９形成のために、ボロ
ンをエネルギー１〜２ＭｅＶ、ドーズ量２〜４Ｅ１３ｃ
ｍ-2で注入し、Ｎ型ベース領域１０形成のため、リンを
エネルギー１００〜１５０ＫｅＶ、ドーズ量２〜４Ｅ１
３ｃｍ-2で注入する。
スクとしてＮ型側面分離領域５の内側に、リンおよびボ
ロンをイオン注入してＶ−ＰＮＰのＮ型底面分離領域
８、Ｐ型コレクタ領域９、Ｎ型ベース領域１０を形成す
る。これらの領域を形成するイオン注入条件は次のとお
りである。即ち、Ｎ型底面分離領域８形成のために、リ
ンをエネルギー１〜２ＭｅＶ、ドーズ量２〜４Ｅ１３ｃ
ｍ-2で注入し、Ｐ型コレクタ領域９形成のために、ボロ
ンをエネルギー１〜２ＭｅＶ、ドーズ量２〜４Ｅ１３ｃ
ｍ-2で注入し、Ｎ型ベース領域１０形成のため、リンを
エネルギー１００〜１５０ＫｅＶ、ドーズ量２〜４Ｅ１
３ｃｍ-2で注入する。
【００５１】次に、レジスト７除去後、図３に示すよう
に、全面に成長した厚さ５０〜１００ｎｍの酸化膜１１
に基板表面に達するエミッタコンタクト１２およびコレ
クタコンタクト１３を同時に開口する。その後、前記エ
ミッタコンタクト１２およびコレクタコンタクト１３を
含めて全面に厚さ２００〜３００ｎｍの多結晶シリコン
層１４を成長させる。
に、全面に成長した厚さ５０〜１００ｎｍの酸化膜１１
に基板表面に達するエミッタコンタクト１２およびコレ
クタコンタクト１３を同時に開口する。その後、前記エ
ミッタコンタクト１２およびコレクタコンタクト１３を
含めて全面に厚さ２００〜３００ｎｍの多結晶シリコン
層１４を成長させる。
【００５２】次に、図４に示すように、多結晶シリコン
層１４を前記エミッタコンタクト１２の近傍にのみ残し
てパターニングし、エミッタ電極１５および１６を形成
する。また、この時、多結晶シリコン層に対してオーバ
ーエッチを行い、コレクタコンタクト１３に対応する基
板の部分をエッチングして深さ１．０μｍ程度のトレン
チ１７および１８を形成する。
層１４を前記エミッタコンタクト１２の近傍にのみ残し
てパターニングし、エミッタ電極１５および１６を形成
する。また、この時、多結晶シリコン層に対してオーバ
ーエッチを行い、コレクタコンタクト１３に対応する基
板の部分をエッチングして深さ１．０μｍ程度のトレン
チ１７および１８を形成する。
【００５３】次に、図５に示すように、全面に酸化膜を
成長した後、異方性エッチングを行い、前記エミッタ電
極１５及び１６の側壁にサイドウォールを形成する。そ
の後、Ｖ−ＮＰＮのＰ型外部ベース領域１９及びＶ−Ｐ
ＮＰのＰ型コレクタ引出し領域２２を形成するように、
およびＶ−ＰＮＰのエミッタ電極１６へと、ボロンまた
はＢＦ2 をドーズ量５Ｅ１５〜１Ｅ１６ｃｍ-2でイオン
注入する。また、Ｖ−ＮＰＮのエミッタ電極１５へと、
およびＶ−ＮＰＮのＮ型コレクタ引出し領域２１及びＶ
−ＰＮＰのＮ型外部ベース領域２０を形成するように、
リンまたはヒ素をドーズ量５Ｅ１５〜１Ｅ１６ｃｍ-2で
イオン注入する。その後、窒素雰囲気中で１０００℃程
度の熱処理を加え、不純物を活性化、拡散させる。この
際に、Ｖ−ＮＰＮのエミッタ電極１５から基板中へＮ型
不純物が拡散してＮ型エミッタ領域２３が形成される。
同様に、Ｖ−ＰＮＰのエミッタ電極１６から基板中へＰ
型不純物が拡散してＰ型エミッタ領域２４が形成され
る。
成長した後、異方性エッチングを行い、前記エミッタ電
極１５及び１６の側壁にサイドウォールを形成する。そ
の後、Ｖ−ＮＰＮのＰ型外部ベース領域１９及びＶ−Ｐ
ＮＰのＰ型コレクタ引出し領域２２を形成するように、
およびＶ−ＰＮＰのエミッタ電極１６へと、ボロンまた
はＢＦ2 をドーズ量５Ｅ１５〜１Ｅ１６ｃｍ-2でイオン
注入する。また、Ｖ−ＮＰＮのエミッタ電極１５へと、
およびＶ−ＮＰＮのＮ型コレクタ引出し領域２１及びＶ
−ＰＮＰのＮ型外部ベース領域２０を形成するように、
リンまたはヒ素をドーズ量５Ｅ１５〜１Ｅ１６ｃｍ-2で
イオン注入する。その後、窒素雰囲気中で１０００℃程
度の熱処理を加え、不純物を活性化、拡散させる。この
際に、Ｖ−ＮＰＮのエミッタ電極１５から基板中へＮ型
不純物が拡散してＮ型エミッタ領域２３が形成される。
同様に、Ｖ−ＰＮＰのエミッタ電極１６から基板中へＰ
型不純物が拡散してＰ型エミッタ領域２４が形成され
る。
【００５４】その後、図６に示すように、全面に層間絶
縁膜２５を形成し、これに開口したコンタクト２６にタ
ングステン２７を埋め込んだ後、アルミニウム配線２８
を形成する。これにより、Ｖ−ＮＰＮとＶ−ＰＮＰとを
同一Ｐ型基板上に形成した半導体装置が得られる。
縁膜２５を形成し、これに開口したコンタクト２６にタ
ングステン２７を埋め込んだ後、アルミニウム配線２８
を形成する。これにより、Ｖ−ＮＰＮとＶ−ＰＮＰとを
同一Ｐ型基板上に形成した半導体装置が得られる。
【００５５】以上の実施形態では、図１および図２に示
すように、Ｖ−ＰＮＰのＮ型側面分離領域５をＶ−ＮＰ
ＮのＮ型コレクタ領域４と同時に形成し、その後、同一
マスク工程でＶ−ＰＮＰのＮ型底面分離領域８、Ｐ型コ
レクタ領域９及びＮ型ベース領域１０を形成して、Ｐ型
コレクタ領域９をＮ型側面分離領域５およびＮ型底面分
離領域８によりＰ型基板１から分離させている。この製
造方法に従えば、従来の方法ではそれぞれ異なるマスク
工程で形成していたＮ型底面分離領域８とＰ型コレクタ
領域９とをＮ型ベース領域１０をも含めて一度のマスク
工程で形成できる。また、図４及び図５に示すように、
Ｖ−ＮＰＮ及びＶ−ＰＮＰのエミッタ電極１５，１６の
形成と同時にコレクタ部にトレンチ１７，１８を形成
し、ここにコレクタ引出し領域２１，２２を外部ベース
領域２０，１９の形成と同時にそれぞれ形成するので、
さらにマスク工程を削減できる。結局、Ｖ−ＮＰＮの形
成のための工程に１つのマスク工程を追加するだけでＶ
−ＰＮＰを形成できる。
すように、Ｖ−ＰＮＰのＮ型側面分離領域５をＶ−ＮＰ
ＮのＮ型コレクタ領域４と同時に形成し、その後、同一
マスク工程でＶ−ＰＮＰのＮ型底面分離領域８、Ｐ型コ
レクタ領域９及びＮ型ベース領域１０を形成して、Ｐ型
コレクタ領域９をＮ型側面分離領域５およびＮ型底面分
離領域８によりＰ型基板１から分離させている。この製
造方法に従えば、従来の方法ではそれぞれ異なるマスク
工程で形成していたＮ型底面分離領域８とＰ型コレクタ
領域９とをＮ型ベース領域１０をも含めて一度のマスク
工程で形成できる。また、図４及び図５に示すように、
Ｖ−ＮＰＮ及びＶ−ＰＮＰのエミッタ電極１５，１６の
形成と同時にコレクタ部にトレンチ１７，１８を形成
し、ここにコレクタ引出し領域２１，２２を外部ベース
領域２０，１９の形成と同時にそれぞれ形成するので、
さらにマスク工程を削減できる。結局、Ｖ−ＮＰＮの形
成のための工程に１つのマスク工程を追加するだけでＶ
−ＰＮＰを形成できる。
【００５６】本発明の半導体装置の製造方法の第２の実
施の形態を図７〜図１３に示す製造工程断面図に従って
説明する。この実施の形態は、Ｖ−ＰＮＰとＶ−ＮＰＮ
とを同一基板上に形成し、さらに同一の基板上にＰＭＯ
ＳおよびＮＭＯＳをも形成するものである。
施の形態を図７〜図１３に示す製造工程断面図に従って
説明する。この実施の形態は、Ｖ−ＰＮＰとＶ−ＮＰＮ
とを同一基板上に形成し、さらに同一の基板上にＰＭＯ
ＳおよびＮＭＯＳをも形成するものである。
【００５７】まず、図７に示すように、Ｐ型シリコン基
板１上にＬＯＣＯＳ法を用いて選択的にフィールド酸化
膜２を形成した後、基板表面を酸化し、厚さ２０〜３０
ｎｍの酸化膜３を形成する。その後、リンをイオン注入
して、ＰＭＯＳのＮウェル２９を形成し、Ｖ−ＰＮＰの
領域にＮ型側面分離領域３０を形成する。この際、リン
のイオン注入は以下に示す条件で３回連続して行う。す
なわち、エネルギー５００ＫｅＶ〜１ＭｅＶ、ドーズ量
２〜４Ｅ１３ｃｍ-2で行い、エネルギー２００〜３００
ＫｅＶ、ドーズ量２〜４Ｅ１２ｃｍ-2で行い、エネルギ
ー５０〜１００ＫｅＶ、ドーズ量２〜４Ｅ１２ｃｍ-2で
行う。次に、ボロンをエネルギー３００〜５００Ｋｅ
Ｖ、ドーズ量２〜４Ｅ１３ｃｍ-2およびエネルギー１０
０〜２００ＫｅＶ、ドーズ量２〜４Ｅ１２ｃｍ-2さらに
エネルギー２０〜４０ＫｅＶ、ドーズ量２〜４Ｅ１２ｃ
ｍ-2でイオン注入して、Ｐウェル３１を形成する。次
に、リンをエネルギー５００ＫｅＶ〜１ＭｅＶ、ドーズ
量５〜１０Ｅ１３ｃｍ-2でイオン注入し、ＢＦ2 をエネ
ルギー１０〜２０ＫｅＶ、ドーズ量１〜５Ｅ１３ｃｍ-2
でイオン注入して、Ｖ−ＮＰＮのＮ型コレクタ領域３２
およびＰ型ベース領域３３を形成する。
板１上にＬＯＣＯＳ法を用いて選択的にフィールド酸化
膜２を形成した後、基板表面を酸化し、厚さ２０〜３０
ｎｍの酸化膜３を形成する。その後、リンをイオン注入
して、ＰＭＯＳのＮウェル２９を形成し、Ｖ−ＰＮＰの
領域にＮ型側面分離領域３０を形成する。この際、リン
のイオン注入は以下に示す条件で３回連続して行う。す
なわち、エネルギー５００ＫｅＶ〜１ＭｅＶ、ドーズ量
２〜４Ｅ１３ｃｍ-2で行い、エネルギー２００〜３００
ＫｅＶ、ドーズ量２〜４Ｅ１２ｃｍ-2で行い、エネルギ
ー５０〜１００ＫｅＶ、ドーズ量２〜４Ｅ１２ｃｍ-2で
行う。次に、ボロンをエネルギー３００〜５００Ｋｅ
Ｖ、ドーズ量２〜４Ｅ１３ｃｍ-2およびエネルギー１０
０〜２００ＫｅＶ、ドーズ量２〜４Ｅ１２ｃｍ-2さらに
エネルギー２０〜４０ＫｅＶ、ドーズ量２〜４Ｅ１２ｃ
ｍ-2でイオン注入して、Ｐウェル３１を形成する。次
に、リンをエネルギー５００ＫｅＶ〜１ＭｅＶ、ドーズ
量５〜１０Ｅ１３ｃｍ-2でイオン注入し、ＢＦ2 をエネ
ルギー１０〜２０ＫｅＶ、ドーズ量１〜５Ｅ１３ｃｍ-2
でイオン注入して、Ｖ−ＮＰＮのＮ型コレクタ領域３２
およびＰ型ベース領域３３を形成する。
【００５８】次に、図８に示すように、レジスト３４を
マスクとしてＮ型側面分離領域３０の内側に、リンおよ
びボロンをイオン注入してＶ−ＰＮＰのＮ型底面分離領
域３５、Ｐ型コレクタ領域３６、Ｎ型ベース領域３７を
形成する。これらの領域を形成するイオン注入の条件は
次のとおりである。即ち、Ｎ型底面分離領域３５形成の
ために、リンをエネルギー１〜２ＭｅＶ、ドーズ量２〜
４Ｅ１３ｃｍ-2で注入し、Ｐ型コレクタ領域３６形成の
ために、ボロンをエネルギー１〜２ＭｅＶ、ドーズ量２
〜４Ｅ１３ｃｍ-2で注入し、Ｎ型ベース領域３７形成の
ために、リンをエネルギー１００〜１５０ＫｅＶ、ドー
ズ量２〜４Ｅ１３ｃｍ-2で注入する。
マスクとしてＮ型側面分離領域３０の内側に、リンおよ
びボロンをイオン注入してＶ−ＰＮＰのＮ型底面分離領
域３５、Ｐ型コレクタ領域３６、Ｎ型ベース領域３７を
形成する。これらの領域を形成するイオン注入の条件は
次のとおりである。即ち、Ｎ型底面分離領域３５形成の
ために、リンをエネルギー１〜２ＭｅＶ、ドーズ量２〜
４Ｅ１３ｃｍ-2で注入し、Ｐ型コレクタ領域３６形成の
ために、ボロンをエネルギー１〜２ＭｅＶ、ドーズ量２
〜４Ｅ１３ｃｍ-2で注入し、Ｎ型ベース領域３７形成の
ために、リンをエネルギー１００〜１５０ＫｅＶ、ドー
ズ量２〜４Ｅ１３ｃｍ-2で注入する。
【００５９】次に、レジスト３４除去後、図９に示すよ
うに、全面に成長した厚さ１５０〜２００ｎｍの多結晶
シリコン層をパターニングしてＣＭＯＳのためのＰＭＯ
Ｓ及びＮＭＯＳのゲート電極３８および３９を形成す
る。
うに、全面に成長した厚さ１５０〜２００ｎｍの多結晶
シリコン層をパターニングしてＣＭＯＳのためのＰＭＯ
Ｓ及びＮＭＯＳのゲート電極３８および３９を形成す
る。
【００６０】次に、図１０に示すように、全面に成長し
た酸化膜１１に基板表面に達するエミッタコンタクト１
２およびコレクタコンタクト１３を同時に開口する。そ
の後、前記エミッタコンタクト１２およびコレクタコン
タクト１３を含む全面に厚さ２００〜３００ｎｍの多結
晶シリコン層１４を成長させる。
た酸化膜１１に基板表面に達するエミッタコンタクト１
２およびコレクタコンタクト１３を同時に開口する。そ
の後、前記エミッタコンタクト１２およびコレクタコン
タクト１３を含む全面に厚さ２００〜３００ｎｍの多結
晶シリコン層１４を成長させる。
【００６１】次に、図１１に示すように、多結晶シリコ
ン層１４を前記エミッタコンタクト１２の近傍にのみ残
してパターニングし、エミッタ電極１５および１６を形
成する。この際、多結晶シリコン層１４に対するオーバ
ーエッチを行い、コレクタコンタクト１３に対応する基
板の部分をエッチングして深さ１．０μｍ程度のトレン
チ１７および１８を形成する。
ン層１４を前記エミッタコンタクト１２の近傍にのみ残
してパターニングし、エミッタ電極１５および１６を形
成する。この際、多結晶シリコン層１４に対するオーバ
ーエッチを行い、コレクタコンタクト１３に対応する基
板の部分をエッチングして深さ１．０μｍ程度のトレン
チ１７および１８を形成する。
【００６２】次に、図１２に示すように、全面成長した
酸化膜に対して異方性エッチングを行い、前記エミッタ
電極１５及び１６、ゲート電極３８および３９の側壁に
サイドウォールを形成する。その後、Ｖ−ＮＰＮのＰ型
外部ベース領域１９及びＶ−ＰＮＰのＰ型コレクタ引出
し領域２２及びＰＭＯＳのＰ型ソース・ドレイン領域４
０を形成するように、およびＶ−ＰＮＰのエミッタ電極
１６及びＰＭＯＳのゲート電極３８へと、ボロンまたは
ＢＦ2 をドーズ量５Ｅ１５〜１Ｅ１６ｃｍ-2でイオン注
入する。また、Ｖ−ＮＰＮのＮ型コレクタ引出し領域２
１及びＶ−ＰＮＰのＮ型外部ベース領域２０及びＮＭＯ
ＳのＮ型ソース・ドレイン領域４１を形成するように、
およびＶ−ＮＰＮのエミッタ電極１５及びＮＭＯＳのゲ
ート電極３９へと、リンまたはヒ素をドーズ量５Ｅ１５
〜１Ｅ１６ｃｍ-2でイオン注入する。その後、窒素雰囲
気中で１０００℃程度の熱処理を加え、不純物を活性
化、拡散させる。この際にＶ−ＮＰＮのエミッタ電極１
５から基板中へＮ型不純物が拡散し、Ｎ型エミッタ領域
２３が形成される。同様に、Ｖ−ＰＮＰのエミッタ電極
１６から基板中へＰ型不純物が拡散し、Ｐ型エミッタ領
域２４が形成される。
酸化膜に対して異方性エッチングを行い、前記エミッタ
電極１５及び１６、ゲート電極３８および３９の側壁に
サイドウォールを形成する。その後、Ｖ−ＮＰＮのＰ型
外部ベース領域１９及びＶ−ＰＮＰのＰ型コレクタ引出
し領域２２及びＰＭＯＳのＰ型ソース・ドレイン領域４
０を形成するように、およびＶ−ＰＮＰのエミッタ電極
１６及びＰＭＯＳのゲート電極３８へと、ボロンまたは
ＢＦ2 をドーズ量５Ｅ１５〜１Ｅ１６ｃｍ-2でイオン注
入する。また、Ｖ−ＮＰＮのＮ型コレクタ引出し領域２
１及びＶ−ＰＮＰのＮ型外部ベース領域２０及びＮＭＯ
ＳのＮ型ソース・ドレイン領域４１を形成するように、
およびＶ−ＮＰＮのエミッタ電極１５及びＮＭＯＳのゲ
ート電極３９へと、リンまたはヒ素をドーズ量５Ｅ１５
〜１Ｅ１６ｃｍ-2でイオン注入する。その後、窒素雰囲
気中で１０００℃程度の熱処理を加え、不純物を活性
化、拡散させる。この際にＶ−ＮＰＮのエミッタ電極１
５から基板中へＮ型不純物が拡散し、Ｎ型エミッタ領域
２３が形成される。同様に、Ｖ−ＰＮＰのエミッタ電極
１６から基板中へＰ型不純物が拡散し、Ｐ型エミッタ領
域２４が形成される。
【００６３】その後、図１３に示すように、全面に層間
絶縁膜２５を形成し、これに開口したコンタクト２６に
タングステン２７を埋め込んだ後、アルミニウム配線２
８を形成する。これにより、Ｖ−ＮＰＮとＶ−ＰＮＰと
ＰＭＯＳとＮＭＯＳとを同一Ｐ型基板上に形成した半導
体装置が得られる。
絶縁膜２５を形成し、これに開口したコンタクト２６に
タングステン２７を埋め込んだ後、アルミニウム配線２
８を形成する。これにより、Ｖ−ＮＰＮとＶ−ＰＮＰと
ＰＭＯＳとＮＭＯＳとを同一Ｐ型基板上に形成した半導
体装置が得られる。
【００６４】以上の実施形態では、ＰＭＯＳのＮウェル
２９を形成する工程において同時にＶ−ＰＮＰのＮ型側
面分離領域３０を形成している。Ｎウェル２９の不純物
濃度はＶ−ＮＰＮのＮ型コレクタ領域３２の不純物濃度
に比べて高く、このため図１４および図１５に示すよう
に、第１の実施の形態に比べて、Ｐ型コレクタ領域間隔
２μｍ以下での耐圧を大幅に改善できる。
２９を形成する工程において同時にＶ−ＰＮＰのＮ型側
面分離領域３０を形成している。Ｎウェル２９の不純物
濃度はＶ−ＮＰＮのＮ型コレクタ領域３２の不純物濃度
に比べて高く、このため図１４および図１５に示すよう
に、第１の実施の形態に比べて、Ｐ型コレクタ領域間隔
２μｍ以下での耐圧を大幅に改善できる。
【００６５】即ち、図１４には隣接する２つのＶ−ＰＮ
ＰのＰ型コレクタ領域がＮ型側面分離領域３０によりコ
レクタ間隔Ｘ［μｍ］をもって配置されている状態が示
されており、このコレクタ間隔Ｘを変化させたときの２
つのＰ型コレクタ領域間の耐圧（電位差Ｖ）の変化が図
１５に示されている。図１５において、「実施例１」は
上記第１の実施の形態で得られたＮ型側面分離領域５の
場合を示し、「実施例２」は上記第２の実施の形態で得
られたＮ型側面分離領域３０の場合を示す。図１５か
ら、Ｐ型コレクタ領域間隔２μｍ以下でのコレクタ耐圧
についての第２実施形態の優位が明らかである。
ＰのＰ型コレクタ領域がＮ型側面分離領域３０によりコ
レクタ間隔Ｘ［μｍ］をもって配置されている状態が示
されており、このコレクタ間隔Ｘを変化させたときの２
つのＰ型コレクタ領域間の耐圧（電位差Ｖ）の変化が図
１５に示されている。図１５において、「実施例１」は
上記第１の実施の形態で得られたＮ型側面分離領域５の
場合を示し、「実施例２」は上記第２の実施の形態で得
られたＮ型側面分離領域３０の場合を示す。図１５か
ら、Ｐ型コレクタ領域間隔２μｍ以下でのコレクタ耐圧
についての第２実施形態の優位が明らかである。
【００６６】以上の第１及び第２の実施形態ではＰ型シ
リコン基板を用いた例が示されているが、Ｎ型シリコン
基板を用いても同様のことが可能である。その場合、以
上の第１及び第２の実施形態で導電型を逆にすればよい
（即ちＰをＮに代え且つＮをＰに代える）。また、半導
体基板はシリコン以外からなるものであってもよい。
リコン基板を用いた例が示されているが、Ｎ型シリコン
基板を用いても同様のことが可能である。その場合、以
上の第１及び第２の実施形態で導電型を逆にすればよい
（即ちＰをＮに代え且つＮをＰに代える）。また、半導
体基板はシリコン以外からなるものであってもよい。
【００６７】
【発明の効果】以上説明したように、本発明によれば、
縦型ＰＮＰバイポーラトランジスタまたは縦型ＮＰＮバ
イポーラトランジスタを有する半導体装置において、同
一マスク工程でＮ型不純物およびＰ型不純物をイオン注
入して底面分離領域、コレクタ領域及びベース領域を形
成するので、工程数及びマスク数を削減することがで
き、製造コストを低減することができる。
縦型ＰＮＰバイポーラトランジスタまたは縦型ＮＰＮバ
イポーラトランジスタを有する半導体装置において、同
一マスク工程でＮ型不純物およびＰ型不純物をイオン注
入して底面分離領域、コレクタ領域及びベース領域を形
成するので、工程数及びマスク数を削減することがで
き、製造コストを低減することができる。
【００６８】また、本発明によれば、半導体基板に縦型
ＰＮＰバイポーラトランジスタまたは縦型ＮＰＮバイポ
ーラトランジスタに加えて他の素子（たとえば縦型ＮＰ
Ｎバイポーラトランジスタまたは縦型ＰＮＰバイポーラ
トランジスタやＰＭＯＳトランジスタやＮＭＯＳトラン
ジスタ）を形成するに際して、前記他の素子を形成する
際の不純物領域形成（たとえば縦型バイポーラトランジ
スタのコレクタ領域形成やＰＭＯＳまたはＮＭＯＳトラ
ンジスタ用のＮウェルまたはＰウェルの形成）と同一の
工程で、縦型バイポーラトランジスタのコレクタ領域の
側面の素子分離領域を形成するので、縦型バイポーラト
ランジスタを形成するため専用の工程やマスクの数を削
減することができ、製造コストを低減することができ
る。
ＰＮＰバイポーラトランジスタまたは縦型ＮＰＮバイポ
ーラトランジスタに加えて他の素子（たとえば縦型ＮＰ
Ｎバイポーラトランジスタまたは縦型ＰＮＰバイポーラ
トランジスタやＰＭＯＳトランジスタやＮＭＯＳトラン
ジスタ）を形成するに際して、前記他の素子を形成する
際の不純物領域形成（たとえば縦型バイポーラトランジ
スタのコレクタ領域形成やＰＭＯＳまたはＮＭＯＳトラ
ンジスタ用のＮウェルまたはＰウェルの形成）と同一の
工程で、縦型バイポーラトランジスタのコレクタ領域の
側面の素子分離領域を形成するので、縦型バイポーラト
ランジスタを形成するため専用の工程やマスクの数を削
減することができ、製造コストを低減することができ
る。
【００６９】更に、本発明によれば、半導体基板に縦型
ＰＮＰバイポーラトランジスタ及び縦型ＮＰＮバイポー
ラトランジスタを形成するに際して、縦型バイポーラト
ランジスタの例えばエミッタ電極の形成と同時にコレク
タ領域にトレンチを形成し、ここにここに各縦型バイポ
ーラトランジスタのコレクタ引出し領域をそれぞれ他の
縦型バイポーラトランジスタの外部ベース領域の形成と
同時に形成するので、工程やマスクの数を削減すること
ができ、製造コストを低減することができる。
ＰＮＰバイポーラトランジスタ及び縦型ＮＰＮバイポー
ラトランジスタを形成するに際して、縦型バイポーラト
ランジスタの例えばエミッタ電極の形成と同時にコレク
タ領域にトレンチを形成し、ここにここに各縦型バイポ
ーラトランジスタのコレクタ引出し領域をそれぞれ他の
縦型バイポーラトランジスタの外部ベース領域の形成と
同時に形成するので、工程やマスクの数を削減すること
ができ、製造コストを低減することができる。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図２】本発明の半導体装置の製造方法の第１の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図３】本発明の半導体装置の製造方法の第１の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図４】本発明の半導体装置の製造方法の第１の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図５】本発明の半導体装置の製造方法の第１の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図６】本発明の半導体装置の製造方法の第１の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図７】本発明の半導体装置の製造方法の第２の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図８】本発明の半導体装置の製造方法の第２の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図９】本発明の半導体装置の製造方法の第２の実施の
形態の製造工程を示すための断面図である。
形態の製造工程を示すための断面図である。
【図１０】本発明の半導体装置の製造方法の第２の実施
の形態の製造工程を示すための断面図である。
の形態の製造工程を示すための断面図である。
【図１１】本発明の半導体装置の製造方法の第２の実施
の形態の製造工程を示すための断面図である。
の形態の製造工程を示すための断面図である。
【図１２】本発明の半導体装置の製造方法の第２の実施
の形態の製造工程を示すための断面図である。
の形態の製造工程を示すための断面図である。
【図１３】本発明の半導体装置の製造方法の第２の実施
の形態の製造工程を示すための断面図である。
の形態の製造工程を示すための断面図である。
【図１４】本発明の半導体装置の製造方法の第２の実施
の形態でのＰ型コレクタ領域の耐圧改善効果を説明する
ための図である。
の形態でのＰ型コレクタ領域の耐圧改善効果を説明する
ための図である。
【図１５】本発明の半導体装置の製造方法の第２の実施
の形態でのＰ型コレクタ領域の耐圧改善効果を示すグラ
フである。
の形態でのＰ型コレクタ領域の耐圧改善効果を示すグラ
フである。
【図１６】従来の第１の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図１７】従来の第１の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図１８】従来の第１の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図１９】従来の第１の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図２０】従来の第１の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図２１】従来の第２の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図２２】従来の第２の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図２３】従来の第２の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
【図２４】従来の第２の半導体装置の製造方法の製造工
程を示すための断面図である。
程を示すための断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ 酸化膜 ４ コレクタ領域 ５ Ｎ型側面分離領域 ６ Ｐ型ベース領域 ７ レジスト ８ Ｎ型底面分離領域 ９ Ｐ型コレクタ領域９ １０ Ｎ型ベース領域 １１ 酸化膜 １２ エミッタコンタクト １３ コレクタコンタクト １４ 多結晶シリコン層 １５，１６ エミッタ電極 １７，１８ トレンチ １９ Ｐ型外部ベース領域 ２０ Ｎ型外部ベース領域 ２１ Ｎ型コレクタ引出し領域 ２２ Ｐ型コレクタ引出し領域 ２３ Ｎ型エミッタ領域 ２４ Ｐ型エミッタ領域 ２５ 層間絶縁膜 ２６ コンタクト ２７ タングステン ２８ アルミニウム配線 ２９ Ｎウェル ３０ Ｎ型側面分離領域 ３１ Ｐウェル ３２ Ｎ型コレクタ領域 ３３ Ｐ型ベース領域 ３４ レジスト ３５ Ｎ型底面分離領域 ３６ Ｐ型コレクタ領域 ３７ Ｎ型ベース領域 ３８，３９ ゲート電極 ４０ Ｐ型ソース・ドレイン領域 ４１ Ｎ型ソース・ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/73
Claims (30)
- 【請求項１】 Ｐ型半導体基板に形成された縦型ＰＮＰ
バイポーラトランジスタを有する半導体装置を製造する
方法において、 前記Ｐ型半導体基板に前記縦型ＰＮＰバイポーラトラン
ジスタの分離のためのＮ型底面分離領域を形成する工程
と、前記縦型ＰＮＰバイポーラトランジスタのＰ型コレ
クタ領域を形成する工程と、前記縦型ＰＮＰバイポーラ
トランジスタのＮ型ベース領域を形成する工程とを同一
のマスクを用いて行うことを特徴とする、半導体装置の
製造方法。 - 【請求項２】 前記Ｎ型底面分離領域の形成、前記Ｐ型
コレクタ領域の形成及び前記Ｎ型ベース領域の形成を不
純物イオン注入を用いて行うことを特徴とする、請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 前記Ｎ型底面分離領域を形成する工程に
先立って前記Ｐ型半導体基板に前記縦型ＰＮＰバイポー
ラトランジスタの分離のためのＮ型側面分離領域を形成
し、該Ｎ型側面分離領域により分離された領域内で前記
Ｎ型底面分離領域、前記Ｐ型コレクタ領域及び前記Ｎ型
ベース領域を形成することを特徴とする、請求項１〜２
のいずれかに記載の半導体装置の製造方法。 - 【請求項４】 前記Ｎ型側面分離領域の形成を不純物イ
オン注入を用いて行うことを特徴とする、請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 Ｐ型半導体基板に形成された縦型ＰＮＰ
バイポーラトランジスタと他の素子とを有する半導体装
置を製造する方法において、 前記Ｐ型半導体基板に前記他の素子を形成する際のＮ型
不純物領域形成工程で、同時に前記Ｐ型半導体基板の所
要領域にＮ型不純物を注入して前記縦型ＰＮＰバイポー
ラトランジスタの分離のためのＮ型側面分離領域を形成
することを特徴とする、半導体装置の製造方法。 - 【請求項６】 前記Ｎ型不純物領域形成及び前記Ｎ型側
面分離領域の形成を不純物イオン注入を用いて行うこと
を特徴とする、請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記他の素子は縦型ＮＰＮバイポーラト
ランジスタであり、前記Ｎ型不純物領域形成工程はＮ型
コレクタ領域形成工程であることを特徴とする、請求項
５〜６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記他の素子はＰＭＯＳトランジスタで
あり、前記Ｎ型不純物領域形成工程はＰＭＯＳトランジ
スタ用Ｎウェルの形成工程であることを特徴とする、請
求項５〜６のいずれかに記載の半導体装置の製造方法。 - 【請求項９】 Ｐ型半導体基板に形成された縦型ＰＮＰ
バイポーラトランジスタと縦型ＮＰＮバイポーラトラン
ジスタとを有する半導体装置を製造する方法において、 前記縦型ＰＮＰバイポーラトランジスタのＰ型コレクタ
領域に達する第１のトレンチと前記縦型ＮＰＮバイポー
ラトランジスタのＮ型コレクタ領域に達する第２のトレ
ンチとを形成し、前記縦型ＰＮＰバイポーラトランジス
タのＮ型外部ベース領域を形成する工程で同時に前記第
２のトレンチを介してＮ型不純物を注入して前記縦型Ｎ
ＰＮバイポーラトランジスタのＮ型コレクタ引出し領域
を形成し、前記縦型ＮＰＮバイポーラトランジスタのＰ
型外部ベース領域を形成する工程で同時に前記第１のト
レンチを介してＰ型不純物を注入して前記縦型ＰＮＰバ
イポーラトランジスタのＰ型コレクタ引出し領域を形成
することを特徴とする、半導体装置の製造方法。 - 【請求項１０】 前記Ｎ型外部ベース領域の形成、前記
Ｎ型コレクタ引出し領域の形成、前記Ｐ型外部ベース領
域の形成及び前記Ｐ型コレクタ引出し領域の形成を不純
物イオン注入を用いて行うことを特徴とする、請求項９
に記載の半導体装置の製造方法。 - 【請求項１１】 前記第１のトレンチ及び前記第２のト
レンチの形成は前記縦型ＰＮＰバイポーラトランジスタ
のエミッタ電極及び前記縦型ＮＰＮバイポーラトランジ
スタのエミッタ電極をパターニング形成する際のオーバ
ーエッチによりなされることを特徴とする、請求項９〜
１０のいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 前記Ｐ型半導体基板に前記縦型ＮＰＮ
バイポーラトランジスタを形成する際のＮ型コレクタ領
域形成工程で、同時に前記Ｐ型半導体基板の所要領域に
Ｎ型不純物を注入して前記縦型ＰＮＰバイポーラトラン
ジスタの分離のためのＮ型側面分離領域を形成すること
を特徴とする、請求項９〜１１のいずれかに記載の半導
体装置の製造方法。 - 【請求項１３】 前記Ｎ型側面分離領域の形成を不純物
イオン注入を用いて行うことを特徴とする、請求項１２
に記載の半導体装置の製造方法。 - 【請求項１４】 前記Ｐ型半導体基板の前記Ｎ型側面分
離領域により分離された領域内で、前記縦型ＰＮＰバイ
ポーラトランジスタの分離のためのＮ型底面分離領域を
形成する工程と、前記縦型ＰＮＰバイポーラトランジス
タのＰ型コレクタ領域を形成する工程と、前記縦型ＰＮ
ＰバイポーラトランジスタのＮ型ベース領域を形成する
工程とを同一のマスクを用いて行うことを特徴とする、
請求項１２〜１３のいずれかに記載の半導体装置の製造
方法。 - 【請求項１５】 前記Ｐ型半導体基板はＰ型シリコン基
板であることを特徴とする、請求項１〜１４のいずれか
に記載の半導体装置の製造方法。 - 【請求項１６】 Ｎ型半導体基板に形成された縦型ＮＰ
Ｎバイポーラトランジスタを有する半導体装置を製造す
る方法において、 前記Ｎ型半導体基板に前記縦型ＮＰＮバイポーラトラン
ジスタの分離のためのＰ型底面分離領域を形成する工程
と、前記縦型ＮＰＮバイポーラトランジスタのＮ型コレ
クタ領域を形成する工程と、前記縦型ＮＰＮバイポーラ
トランジスタのＰ型ベース領域を形成する工程とを同一
のマスクを用いて行うことを特徴とする、半導体装置の
製造方法。 - 【請求項１７】 前記Ｐ型底面分離領域の形成、前記Ｎ
型コレクタ領域の形成及び前記Ｐ型ベース領域の形成を
不純物イオン注入を用いて行うことを特徴とする、請求
項１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記Ｐ型底面分離領域を形成する工程
に先立って前記Ｎ型半導体基板に前記縦型ＮＰＮバイポ
ーラトランジスタの分離のためのＰ型側面分離領域を形
成し、該Ｐ型側面分離領域により分離された領域内で前
記Ｐ型底面分離領域、前記Ｎ型コレクタ領域及び前記Ｐ
型ベース領域を形成することを特徴とする、請求項１６
〜１７のいずれかに記載の半導体装置の製造方法。 - 【請求項１９】 前記Ｐ型側面分離領域の形成を不純物
イオン注入を用いて行うことを特徴とする、請求項１８
に記載の半導体装置の製造方法。 - 【請求項２０】 Ｎ型半導体基板に形成された縦型ＮＰ
Ｎバイポーラトランジスタと他の素子とを有する半導体
装置を製造する方法において、 前記Ｎ型半導体基板に前記他の素子を形成する際のＰ型
不純物領域形成工程で、同時に前記Ｎ型半導体基板の所
要領域にＰ型不純物を注入して前記縦型ＮＰＮバイポー
ラトランジスタの分離のためのＰ型側面分離領域を形成
することを特徴とする、半導体装置の製造方法。 - 【請求項２１】 前記Ｐ型不純物領域形成及び前記Ｐ型
側面分離領域の形成を不純物イオン注入を用いて行うこ
とを特徴とする、請求項２０に記載の半導体装置の製造
方法。 - 【請求項２２】 前記他の素子は縦型ＮＰＮバイポーラ
トランジスタであり、前記Ｐ型不純物領域形成工程はＰ
型コレクタ領域形成工程であることを特徴とする、請求
項２０〜２１のいずれかに記載の半導体装置の製造方
法。 - 【請求項２３】 前記他の素子はＮＭＯＳトランジスタ
であり、前記Ｐ型不純物領域形成工程はＮＭＯＳトラン
ジスタ用Ｐウェルの形成工程であることを特徴とする、
請求項２０〜２１のいずれかに記載の半導体装置の製造
方法。 - 【請求項２４】 Ｎ型半導体基板に形成された縦型ＮＰ
Ｎバイポーラトランジスタと縦型ＰＮＰバイポーラトラ
ンジスタとを有する半導体装置を製造する方法におい
て、 前記縦型ＮＰＮバイポーラトランジスタのＮ型コレクタ
領域に達する第１のトレンチと前記縦型ＰＮＰバイポー
ラトランジスタのＰ型コレクタ領域に達する第２のトレ
ンチとを形成し、前記縦型ＮＰＮバイポーラトランジス
タのＰ型外部ベース領域を形成する工程で同時に前記第
２のトレンチを介してＰ型不純物を注入して前記縦型Ｐ
ＮＰバイポーラトランジスタのＰ型コレクタ引出し領域
を形成し、前記縦型ＰＮＰバイポーラトランジスタのＮ
型外部ベース領域を形成する工程で同時に前記第１のト
レンチを介してＮ型不純物を注入して前記縦型ＮＰＮバ
イポーラトランジスタのＮ型コレクタ引出し領域を形成
することを特徴とする、半導体装置の製造方法。 - 【請求項２５】 前記Ｐ型外部ベース領域の形成、前記
Ｐ型コレクタ引出し領域の形成、前記Ｎ型外部ベース領
域の形成及び前記Ｎ型コレクタ引出し領域の形成を不純
物イオン注入を用いて行うことを特徴とする、請求項２
４に記載の半導体装置の製造方法。 - 【請求項２６】 前記第１のトレンチ及び前記第２のト
レンチの形成は前記縦型ＮＰＮバイポーラトランジスタ
のエミッタ電極及び前記縦型ＰＮＰバイポーラトランジ
スタのエミッタ電極をパターニング形成する際のオーバ
ーエッチによりなされることを特徴とする、請求項２４
〜２５のいずれかに記載の半導体装置の製造方法。 - 【請求項２７】 前記Ｎ型半導体基板に前記縦型ＰＮＰ
バイポーラトランジスタを形成する際のＰ型コレクタ領
域形成工程で、同時に前記Ｎ型半導体基板の所要領域に
Ｐ型不純物を注入して前記縦型ＮＰＮバイポーラトラン
ジスタの分離のためのＰ型側面分離領域を形成すること
を特徴とする、請求項２４〜２６のいずれかに記載の半
導体装置の製造方法。 - 【請求項２８】 前記Ｐ型側面分離領域の形成を不純物
イオン注入を用いて行うことを特徴とする、請求項２７
に記載の半導体装置の製造方法。 - 【請求項２９】 前記Ｎ型半導体基板の前記Ｐ型側面分
離領域により分離された領域内で、前記縦型ＮＰＮバイ
ポーラトランジスタの分離のためのＰ型底面分離領域を
形成する工程と、前記縦型ＮＰＮバイポーラトランジス
タのＮ型コレクタ領域を形成する工程と、前記縦型ＮＰ
ＮバイポーラトランジスタのＰ型ベース領域を形成する
工程とを同一のマスクを用いて行うことを特徴とする、
請求項２７〜２８のいずれかに記載の半導体装置の製造
方法。 - 【請求項３０】 前記Ｎ型半導体基板はＮ型シリコン基
板であることを特徴とする、請求項１６〜２９のいずれ
かに記載の半導体装置の製造方法。
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