JPH05335364A - 電子部品搭載用多層基板 - Google Patents
電子部品搭載用多層基板Info
- Publication number
- JPH05335364A JPH05335364A JP4164215A JP16421592A JPH05335364A JP H05335364 A JPH05335364 A JP H05335364A JP 4164215 A JP4164215 A JP 4164215A JP 16421592 A JP16421592 A JP 16421592A JP H05335364 A JPH05335364 A JP H05335364A
- Authority
- JP
- Japan
- Prior art keywords
- mounting
- pad
- lsi
- mpu
- mounting portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 高速処理に適した電気的接続性及び実装配置
性に優れた，電子部品搭載用多層基板を提供すること。 【構成】 ＭＰＵ用ＬＳＩ１１をベア実装する第１搭載
部１と，メモリＬＳＩ搭載用の第２搭載部２とノイズ防
止コンデンサ搭載用の第３搭載部３とを有する合成樹脂
基板であって，第１パッド１１１は複数段形成してな
り，第１搭載部１及び第１パッド１１１，第２搭載部２
及び第２パッド２０，第３搭載部３及び第３パッド３０
の間には電気信号を授受するための導体回路４を形成
し，また導体回路４には外部と電気信号を授受するため
のコネクタ部５を形成してなる。第２搭載部２及び第３
搭載部３は，第１搭載部１の周辺に形成してある。第１
搭載部１にＭＰＵ用ＬＳＩ１１をベア実施してあるた
め，接続距離が短くなる。
性に優れた，電子部品搭載用多層基板を提供すること。 【構成】 ＭＰＵ用ＬＳＩ１１をベア実装する第１搭載
部１と，メモリＬＳＩ搭載用の第２搭載部２とノイズ防
止コンデンサ搭載用の第３搭載部３とを有する合成樹脂
基板であって，第１パッド１１１は複数段形成してな
り，第１搭載部１及び第１パッド１１１，第２搭載部２
及び第２パッド２０，第３搭載部３及び第３パッド３０
の間には電気信号を授受するための導体回路４を形成
し，また導体回路４には外部と電気信号を授受するため
のコネクタ部５を形成してなる。第２搭載部２及び第３
搭載部３は，第１搭載部１の周辺に形成してある。第１
搭載部１にＭＰＵ用ＬＳＩ１１をベア実施してあるた
め，接続距離が短くなる。
Description
【０００１】
【産業上の利用分野】本発明は，高速処理に適した電気
的接続性及び実装配置性に優れた，電子部品搭載用多層
基板に関する。
的接続性及び実装配置性に優れた，電子部品搭載用多層
基板に関する。
【０００２】
【従来技術】従来，マザーボード等の電子部品搭載用基
板９には，図９，図１０に示すごとく，ＭＰＵ用ＬＳＩ
９１を搭載した高速処理部分と，メモリＬＳＩ搭載用部
分９２及びノイズ防止コンデンサ搭載用部分９３が同一
面上に配置されている。上記マザーボードは，各種の電
子部品を実装したプリント配線板（ドーターボード）を
搭載し，相互の電気的接続を有する大型の電子部品搭載
用基板である。
板９には，図９，図１０に示すごとく，ＭＰＵ用ＬＳＩ
９１を搭載した高速処理部分と，メモリＬＳＩ搭載用部
分９２及びノイズ防止コンデンサ搭載用部分９３が同一
面上に配置されている。上記マザーボードは，各種の電
子部品を実装したプリント配線板（ドーターボード）を
搭載し，相互の電気的接続を有する大型の電子部品搭載
用基板である。
【０００３】また，上記ＭＰＵ用ＬＳＩ９１は，マイク
ロプロセッサユニット用の半導体チップで，メモリ（一
般にはＲＯＭ）に記憶されたプログラムに従って演算，
判断等を実行する中枢機能を有している。上記メモリＬ
ＳＩ搭載用部分９２に搭載するメモリＬＳＩは，上記Ｍ
ＰＵ用ＬＳＩ９１が作動する時に必要な命令やデータを
蓄えておくための半導体チップである。
ロプロセッサユニット用の半導体チップで，メモリ（一
般にはＲＯＭ）に記憶されたプログラムに従って演算，
判断等を実行する中枢機能を有している。上記メモリＬ
ＳＩ搭載用部分９２に搭載するメモリＬＳＩは，上記Ｍ
ＰＵ用ＬＳＩ９１が作動する時に必要な命令やデータを
蓄えておくための半導体チップである。
【０００４】また，上記ノイズ防止コンデンサ搭載用部
分９３に搭載するコンデンサは，上記マザーボードに形
成された導体回路９５やシステムに，正規の電気信号以
外の電圧や電流が混入することを防止するためのコンデ
ンサである。また，上記電子部品搭載用基板９には，図
９に示すごとく，上記ＭＰＵ用ＬＳＩ９１，メモリＬＳ
Ｉ搭載用部分９２，ノイズ防止コンデンサ搭載用部分９
３に対し外部より電気信号を授受できるようコネクタ部
９４，９４１が形成されている。また，この他にも電子
部品搭載用基板９には周辺装置制御用ＬＳＩ９７，９８
が搭載されている。
分９３に搭載するコンデンサは，上記マザーボードに形
成された導体回路９５やシステムに，正規の電気信号以
外の電圧や電流が混入することを防止するためのコンデ
ンサである。また，上記電子部品搭載用基板９には，図
９に示すごとく，上記ＭＰＵ用ＬＳＩ９１，メモリＬＳ
Ｉ搭載用部分９２，ノイズ防止コンデンサ搭載用部分９
３に対し外部より電気信号を授受できるようコネクタ部
９４，９４１が形成されている。また，この他にも電子
部品搭載用基板９には周辺装置制御用ＬＳＩ９７，９８
が搭載されている。
【０００５】また，上記ＭＰＵ用ＬＳＩ９１は，図１０
に示すごとく，リードピン９１１を有し，パッケージ９
１２内に気密封止されている。該リードピン９１１は，
上記電子部品搭載用基板９の取付穴９０内に挿入され，
半田９６により電気的に接続されている。このように，
パッケージ９１２内に気密封止したＭＰＵ用ＬＳＩ９１
を，リードピン９１１を介して半田９６により電子部品
搭載用基板９に電気的接続することを，ピングリットア
レー（ＰＧＡ）接続という。
に示すごとく，リードピン９１１を有し，パッケージ９
１２内に気密封止されている。該リードピン９１１は，
上記電子部品搭載用基板９の取付穴９０内に挿入され，
半田９６により電気的に接続されている。このように，
パッケージ９１２内に気密封止したＭＰＵ用ＬＳＩ９１
を，リードピン９１１を介して半田９６により電子部品
搭載用基板９に電気的接続することを，ピングリットア
レー（ＰＧＡ）接続という。
【０００６】
【解決しようとする課題】しかしながら，上記従来技術
には，次の問題点がある。即ち，上記ＭＰＵ用ＬＳＩ９
１は，図１０に示すごとく，ＰＧＡ接続が行われている
ため，データ等を高速処理することができない場合があ
る。即ち，上記リードピン９１１は，上記取付穴９０内
に半田９６により接合されているので部品間距離が長
い。
には，次の問題点がある。即ち，上記ＭＰＵ用ＬＳＩ９
１は，図１０に示すごとく，ＰＧＡ接続が行われている
ため，データ等を高速処理することができない場合があ
る。即ち，上記リードピン９１１は，上記取付穴９０内
に半田９６により接合されているので部品間距離が長
い。
【０００７】そのため，ＭＰＵ用ＬＳＩ，メモリＬＳ
Ｉ，ノイズ防止コンデンサ間の実装配置性が悪く，この
部分の電気的接続が不充分な場合がある。その結果，上
記ＭＰＵ用ＬＳＩ９１の高速処理は，上記半田接合部に
おける電気信号の授受速度により制限（律速）される。
例えば，該ＭＰＵ用ＬＳＩ９１が本来１００メガヘルツ
の出力をすべきところ，その約半分の５０メガヘルツ位
しか出力できない場合を生ずる。
Ｉ，ノイズ防止コンデンサ間の実装配置性が悪く，この
部分の電気的接続が不充分な場合がある。その結果，上
記ＭＰＵ用ＬＳＩ９１の高速処理は，上記半田接合部に
おける電気信号の授受速度により制限（律速）される。
例えば，該ＭＰＵ用ＬＳＩ９１が本来１００メガヘルツ
の出力をすべきところ，その約半分の５０メガヘルツ位
しか出力できない場合を生ずる。
【０００８】このように，リードピン自体の長さとリー
ドピンの半田接合により，電気的接続したＭＰＵ用ＬＳ
Ｉ９１は，マザーボード等の電子部品搭載用基板９にお
いて，作動速度が半減することがあり，本来の高速処理
能力を発揮することができない。本発明は，かかる従来
の問題点に鑑みてなされたもので，高速処理に適した電
気的接続性及び実装配置性に優れた，電子部品搭載用多
層基板を提供しようとするものである。
ドピンの半田接合により，電気的接続したＭＰＵ用ＬＳ
Ｉ９１は，マザーボード等の電子部品搭載用基板９にお
いて，作動速度が半減することがあり，本来の高速処理
能力を発揮することができない。本発明は，かかる従来
の問題点に鑑みてなされたもので，高速処理に適した電
気的接続性及び実装配置性に優れた，電子部品搭載用多
層基板を提供しようとするものである。
【０００９】
【課題の解決手段】本発明は，ＭＰＵ用ＬＳＩをベア実
装するための第１搭載部と，その周囲に前記ＭＰＵ用Ｌ
ＳＩと電気的に接続される第１パッドが配設され，かつ
その周辺にはメモリＬＳＩ用の第２搭載部及び第２パッ
ドとを設けた合成樹脂基板よりなることを特徴とする電
子部品搭載用多層基板である。
装するための第１搭載部と，その周囲に前記ＭＰＵ用Ｌ
ＳＩと電気的に接続される第１パッドが配設され，かつ
その周辺にはメモリＬＳＩ用の第２搭載部及び第２パッ
ドとを設けた合成樹脂基板よりなることを特徴とする電
子部品搭載用多層基板である。
【００１０】本発明において最も注目すべきことは，非
常に多い端子を有するＭＰＵ用ＬＳＩ接続用の第１パッ
ドは複数段形成したことである。また，合成樹脂基板上
には，ＭＰＵ用ＬＳＩをベア実装するための第１搭載部
及び第１パッドを形成しておき，その周辺にメモリＬＳ
Ｉ用の第２搭載部と第２パッドを形成したことである。
常に多い端子を有するＭＰＵ用ＬＳＩ接続用の第１パッ
ドは複数段形成したことである。また，合成樹脂基板上
には，ＭＰＵ用ＬＳＩをベア実装するための第１搭載部
及び第１パッドを形成しておき，その周辺にメモリＬＳ
Ｉ用の第２搭載部と第２パッドを形成したことである。
【００１１】上記ベア実装とは，裸（ベア）のＭＰＵ用
ＬＳＩを，電子部品搭載用基板の上記第１搭載部に直接
搭載し，例えばワイヤーボンディング又はテープキャリ
ア方式（ＴＡＢ）接続により，上記第１パッドと電気的
に接続することである。また，これらは，樹脂又はキャ
ップにより封止することが望ましい。これにより，予め
パッケージされたＭＰＵ用ＬＳＩを電子部品搭載用基板
上に実装する代わりをなす。
ＬＳＩを，電子部品搭載用基板の上記第１搭載部に直接
搭載し，例えばワイヤーボンディング又はテープキャリ
ア方式（ＴＡＢ）接続により，上記第１パッドと電気的
に接続することである。また，これらは，樹脂又はキャ
ップにより封止することが望ましい。これにより，予め
パッケージされたＭＰＵ用ＬＳＩを電子部品搭載用基板
上に実装する代わりをなす。
【００１２】上記第１搭載部は，上記ＭＰＵ用ＬＳＩの
みを独立して搭載する部分で，例えば凹部を形成した
り，樹脂封止枠を接合して形成する。また，第１パッド
と同一面であってもよい。上記ＭＰＵ用ＬＳＩとして
は，マイクロプロセッサ用の演算，判断等を実行する中
枢機能を有する半導体チップを用いる。上記合成樹脂基
板としては，例えばガラスエポキシ樹脂基板，ガラスト
リアジン樹脂基板，ガラスポリイミド樹脂基板，ガラス
フッ素樹脂基板等を用いる。
みを独立して搭載する部分で，例えば凹部を形成した
り，樹脂封止枠を接合して形成する。また，第１パッド
と同一面であってもよい。上記ＭＰＵ用ＬＳＩとして
は，マイクロプロセッサ用の演算，判断等を実行する中
枢機能を有する半導体チップを用いる。上記合成樹脂基
板としては，例えばガラスエポキシ樹脂基板，ガラスト
リアジン樹脂基板，ガラスポリイミド樹脂基板，ガラス
フッ素樹脂基板等を用いる。
【００１３】上記第２搭載部及び第２パッドに搭載する
メモリＬＳＩとしては，上記ＭＰＵ用ＬＳＩが動作する
ときに必要な命令やデータを蓄えておくための半導体チ
ップを用いる。上記第１パッドは複数段形成してなり，
また上記第１パッド，第２パッドの間には電気信号を授
受するための導体回路を形成することが好ましい。これ
により，基板上に形成される導体回路の長さを短くで
き，実装配置性に優れた，コンパクトな電子部品搭載用
多層基板を提供することができる。
メモリＬＳＩとしては，上記ＭＰＵ用ＬＳＩが動作する
ときに必要な命令やデータを蓄えておくための半導体チ
ップを用いる。上記第１パッドは複数段形成してなり，
また上記第１パッド，第２パッドの間には電気信号を授
受するための導体回路を形成することが好ましい。これ
により，基板上に形成される導体回路の長さを短くで
き，実装配置性に優れた，コンパクトな電子部品搭載用
多層基板を提供することができる。
【００１４】上記第１搭載部及び第１パッドの周囲に
は，ノイズ防止コンデンサ用の第３搭載部及び第３パッ
ドを設けることが好ましい。これにより，ノイズの影響
が少ない導体回路を形成することができる。上記第３搭
載部及び第３パッドに搭載するノイズ防止コンデンサと
しては，上記電子部品搭載用基板上に形成された導体回
路やシステムに，正規の電気信号以外の電圧や電流が発
生することを防止するコンデンサを用いる。
は，ノイズ防止コンデンサ用の第３搭載部及び第３パッ
ドを設けることが好ましい。これにより，ノイズの影響
が少ない導体回路を形成することができる。上記第３搭
載部及び第３パッドに搭載するノイズ防止コンデンサと
しては，上記電子部品搭載用基板上に形成された導体回
路やシステムに，正規の電気信号以外の電圧や電流が発
生することを防止するコンデンサを用いる。
【００１５】上記導体回路の一部又は全部は，例えば表
面に銅箔層を有する合成樹脂基板上に，無電解メッキ，
電解メッキにより形成した銅メッキ膜，ニッケルメッキ
膜，金メッキ膜を順次被覆した複数の金属メッキ膜によ
り構成することが好ましい。これにより，導体回路の耐
久性が向上する。
面に銅箔層を有する合成樹脂基板上に，無電解メッキ，
電解メッキにより形成した銅メッキ膜，ニッケルメッキ
膜，金メッキ膜を順次被覆した複数の金属メッキ膜によ
り構成することが好ましい。これにより，導体回路の耐
久性が向上する。
【００１６】また，上記第１パッドの表面が金メッキ膜
よりなり，第２及び第３パッドが半田メッキ膜又は銅メ
ッキ膜よりなることが好ましい。これにより，第１パッ
ドは，化学変化を受けにくく防錆性，耐久性が向上する
と共に，電気伝導性及びワイヤボンディング性が向上す
る。また，美しい金属光沢を有し見栄えが良い。一方，
第２及び第３パッドは，比較的形成が容易であり安価で
ある。
よりなり，第２及び第３パッドが半田メッキ膜又は銅メ
ッキ膜よりなることが好ましい。これにより，第１パッ
ドは，化学変化を受けにくく防錆性，耐久性が向上する
と共に，電気伝導性及びワイヤボンディング性が向上す
る。また，美しい金属光沢を有し見栄えが良い。一方，
第２及び第３パッドは，比較的形成が容易であり安価で
ある。
【００１７】上記第１パッドには，これを形成するため
のメッキ用リード線が設けられていないことが好まし
い。これにより，導体回路の長さを短くし，実装配置性
に優れた，コンパクトな電子部品搭載用多層基板を得る
ことができる。上記第１搭載部は，合成樹脂基板に設け
た凹部内に設けられ，また，その内壁に壁面メッキ層を
有し，第１パッドは壁面メッキ層を介して合成樹脂基板
の内部に設けた内層回路に電気的に接続されていること
が好ましい。これにより，導体回路の長さを短くし，ノ
イズに対して影響が少ない導体回路が形成でき，実装配
置性に優れた，コンパクトな電子部品搭載用多層基板を
得ることができる。
のメッキ用リード線が設けられていないことが好まし
い。これにより，導体回路の長さを短くし，実装配置性
に優れた，コンパクトな電子部品搭載用多層基板を得る
ことができる。上記第１搭載部は，合成樹脂基板に設け
た凹部内に設けられ，また，その内壁に壁面メッキ層を
有し，第１パッドは壁面メッキ層を介して合成樹脂基板
の内部に設けた内層回路に電気的に接続されていること
が好ましい。これにより，導体回路の長さを短くし，ノ
イズに対して影響が少ない導体回路が形成でき，実装配
置性に優れた，コンパクトな電子部品搭載用多層基板を
得ることができる。
【００１８】上記凹部は，上記ＭＰＵ用ＬＳＩをベア実
装する第１搭載部に開口部が形成され，該開口部には金
属板を貼着して形成してあることが好ましい。これによ
り，凹部にベア実装したＭＰＵ用ＬＳＩの熱放散性及び
防湿性が向上する。上記導体回路には，例えば実施例１
に示すごとく，外部と電気信号を授受するためのコネク
タ部を形成することが好ましい（図１参照）。これによ
り，他の電子部品搭載用基板（例えば，マザーボード）
又は電源との電気的接続が容易になる。
装する第１搭載部に開口部が形成され，該開口部には金
属板を貼着して形成してあることが好ましい。これによ
り，凹部にベア実装したＭＰＵ用ＬＳＩの熱放散性及び
防湿性が向上する。上記導体回路には，例えば実施例１
に示すごとく，外部と電気信号を授受するためのコネク
タ部を形成することが好ましい（図１参照）。これによ
り，他の電子部品搭載用基板（例えば，マザーボード）
又は電源との電気的接続が容易になる。
【００１９】また，第２搭載部及び第２パッドと，前記
第３搭載部及び第３パッドは，前記第１搭載部及び第１
パッドの周囲に隣接形成することが好ましい。これによ
り，ＭＰＵ用ＬＳＩ，メモリＬＳＩ，ノイズ防止コンデ
ンサの間の距離がより短縮され，これらの間の交信を高
速化できる。また，これらの実装時の作業性が向上し，
その実装配置性が向上する。
第３搭載部及び第３パッドは，前記第１搭載部及び第１
パッドの周囲に隣接形成することが好ましい。これによ
り，ＭＰＵ用ＬＳＩ，メモリＬＳＩ，ノイズ防止コンデ
ンサの間の距離がより短縮され，これらの間の交信を高
速化できる。また，これらの実装時の作業性が向上し，
その実装配置性が向上する。
【００２０】上記コネクタ部は，複数のスルーホールよ
りなることが好ましい。これにより，リードピンを介し
て，他の電子部品搭載用基板等への電気的接続が容易に
なる。また，上記コネクタ部がスルーホールよりなり，
該スルーホールにはリードピンが固定さていることが好
ましい。これにより，基板相互の電気的接続が迅速容易
になる。
りなることが好ましい。これにより，リードピンを介し
て，他の電子部品搭載用基板等への電気的接続が容易に
なる。また，上記コネクタ部がスルーホールよりなり，
該スルーホールにはリードピンが固定さていることが好
ましい。これにより，基板相互の電気的接続が迅速容易
になる。
【００２１】
【作用及び効果】本発明の電子部品搭載用多層基板にお
いては，第２搭載部及び第２パッドが第１搭載部及び第
１パッドの周囲に形成してある。そのため，電子部品搭
載用多層基板上に形成される導体回路の長さを短くで
き，実装配置性に優れた，コンパクトな電子部品搭載用
多層基板とすることができる。
いては，第２搭載部及び第２パッドが第１搭載部及び第
１パッドの周囲に形成してある。そのため，電子部品搭
載用多層基板上に形成される導体回路の長さを短くで
き，実装配置性に優れた，コンパクトな電子部品搭載用
多層基板とすることができる。
【００２２】また，第１搭載部にＭＰＵ用ＬＳＩがベア
実装してある。そのため，従来の上記ＰＧＡ接続による
電気接続の不十分な点を解消すること，さらにＭＰＵ用
ＬＳＩと第１パッドとの接続距離を極めて短くすること
ができる。また，メモリＬＳＩをもベア実装することに
よりさらに，チップ間の距離が短くなる。それ故，ＭＰ
Ｕ用ＬＳＩ，メモリＬＳＩ，ノイズ防止コンデンサ間の
実装配置性が向上し，ＭＰＵ用ＬＳＩの高速処理能力を
最大限に発揮させることができる。
実装してある。そのため，従来の上記ＰＧＡ接続による
電気接続の不十分な点を解消すること，さらにＭＰＵ用
ＬＳＩと第１パッドとの接続距離を極めて短くすること
ができる。また，メモリＬＳＩをもベア実装することに
よりさらに，チップ間の距離が短くなる。それ故，ＭＰ
Ｕ用ＬＳＩ，メモリＬＳＩ，ノイズ防止コンデンサ間の
実装配置性が向上し，ＭＰＵ用ＬＳＩの高速処理能力を
最大限に発揮させることができる。
【００２３】また，第１パッドが複数段形成してある場
合においては，基板上に形成される導体回路の長さを短
くでき，実装配置性に優れ，コンパクトな電子部品搭載
用多層基板を得ることができる。また，上記第１搭載
部，第１パッドの周囲に，ノイズ防止コンデンサ用の第
３搭載部及び第３パッドを設けた場合においては，ノイ
ズに対して影響が少ない導体回路を形成することができ
る。
合においては，基板上に形成される導体回路の長さを短
くでき，実装配置性に優れ，コンパクトな電子部品搭載
用多層基板を得ることができる。また，上記第１搭載
部，第１パッドの周囲に，ノイズ防止コンデンサ用の第
３搭載部及び第３パッドを設けた場合においては，ノイ
ズに対して影響が少ない導体回路を形成することができ
る。
【００２４】また，導体回路の一部又は全部を銅箔層
と，銅，ニッケル，金の複数の金属メッキ層により形成
した場合においては，ＭＰＵ用ＬＳＩからの発熱を効率
良く放散するため，ＭＰＵ用ＬＳＩの動作安定化を図る
ことができる。また，上記ＭＰＵ用ＬＳＩがベア実装し
てあるため，メモリＬＳＩ，ノイズ防止コンデンサを隣
接して実装できる。その結果，さらに，高速処理能力を
向上させることができる。
と，銅，ニッケル，金の複数の金属メッキ層により形成
した場合においては，ＭＰＵ用ＬＳＩからの発熱を効率
良く放散するため，ＭＰＵ用ＬＳＩの動作安定化を図る
ことができる。また，上記ＭＰＵ用ＬＳＩがベア実装し
てあるため，メモリＬＳＩ，ノイズ防止コンデンサを隣
接して実装できる。その結果，さらに，高速処理能力を
向上させることができる。
【００２５】また，上記電子部品搭載用基板は，合成樹
脂基板により構成する。そのため，従来の電子部品搭載
用基板にセラミックス基板を用いたものに比し，コスト
ダウンが可能となる。以上のごとく，本発明によれば，
高速処理に適した電気的接続性及び実装配置性に優れ
た，電子部品搭載用多層基板を提供することができる。
脂基板により構成する。そのため，従来の電子部品搭載
用基板にセラミックス基板を用いたものに比し，コスト
ダウンが可能となる。以上のごとく，本発明によれば，
高速処理に適した電気的接続性及び実装配置性に優れ
た，電子部品搭載用多層基板を提供することができる。
【００２６】
【実施例】実施例１ 本発明の実施例にかかる電子部品搭載用多層基板につ
き，図１〜図５を用いて説明する。本例の電子部品搭載
用多層基板は，ＭＰＵ用ＬＳＩ１１をベア実装するため
の第１搭載部１と，メモリＬＳＩ搭載用の第２搭載部２
と，ノイズ防止コンデンサ搭載用の第３搭載部３とを設
けた合成樹脂基板よりなる。また，第１パッド１１１
は，図１〜図３に示すごとく，２段に形成してなる。
き，図１〜図５を用いて説明する。本例の電子部品搭載
用多層基板は，ＭＰＵ用ＬＳＩ１１をベア実装するため
の第１搭載部１と，メモリＬＳＩ搭載用の第２搭載部２
と，ノイズ防止コンデンサ搭載用の第３搭載部３とを設
けた合成樹脂基板よりなる。また，第１パッド１１１
は，図１〜図３に示すごとく，２段に形成してなる。
【００２７】また，上記第１搭載部１及び第１パッド１
１１，第２搭載部２及び第２パッド２０，第３搭載部３
及び第３パッド３０のそれぞれの間には電気信号を授受
するための導体回路４を形成している。導体回路４に
は，外部と電気信号を授受するためのコネクタ部５を接
続している。上記第１パッド１１１は，図２〜図４に示
すごとく，下段パッド１１１１と，上段パッド１１１２
とよりなる。
１１，第２搭載部２及び第２パッド２０，第３搭載部３
及び第３パッド３０のそれぞれの間には電気信号を授受
するための導体回路４を形成している。導体回路４に
は，外部と電気信号を授受するためのコネクタ部５を接
続している。上記第１パッド１１１は，図２〜図４に示
すごとく，下段パッド１１１１と，上段パッド１１１２
とよりなる。
【００２８】また，両パッドは，いずれも金属メッキ層
６２を有する。また，下段パッド１１１１は，内層回路
４１に電気的に接続してある。上記下段パッド１１１１
は，下方のガラスエポキシ基板６上に形成してある。ま
た，上段パッド１１１２は，上方基板６５上に形成して
ある。
６２を有する。また，下段パッド１１１１は，内層回路
４１に電気的に接続してある。上記下段パッド１１１１
は，下方のガラスエポキシ基板６上に形成してある。ま
た，上段パッド１１１２は，上方基板６５上に形成して
ある。
【００２９】また，上記第２搭載部２及び第３搭載部３
は，図１に示すごとく，上記第１搭載部１の周辺に形成
してある。上記合成樹脂基板としては，ガラスエポキシ
基板６及び第２基板６５を用いる。上記第１搭載部１
は，図２に示すごとく，ガラスエポキシ基板６に，上記
ＭＰＵ用ＬＳＩ１１の外形よりも略大きい凹部６１を形
成したものである。該凹部６１の上方周囲には，第１パ
ッド１１１が形成してある。また，該凹部６１内には，
ＭＰＵ用ＬＳＩ１１を搭載してある。
は，図１に示すごとく，上記第１搭載部１の周辺に形成
してある。上記合成樹脂基板としては，ガラスエポキシ
基板６及び第２基板６５を用いる。上記第１搭載部１
は，図２に示すごとく，ガラスエポキシ基板６に，上記
ＭＰＵ用ＬＳＩ１１の外形よりも略大きい凹部６１を形
成したものである。該凹部６１の上方周囲には，第１パ
ッド１１１が形成してある。また，該凹部６１内には，
ＭＰＵ用ＬＳＩ１１を搭載してある。
【００３０】上記第１パッド１１１は，図１に示すごと
く，上記ガラスエポキシ基板６上において，上記第２搭
載部２，第３搭載部３，コネクタ部５と接続されてい
る。第１パッド１１１は，金属メッキ膜６２により構成
する。このうち，特に下段１１１１は，図４に示すごと
く，メッキ用リード線４１を介して形成する。金属メッ
キ膜６２は，電解メッキにより，まず銅メッキ膜６２１
（約３０μｍ）を形成し，次いでニッケルメッキ膜６２
２（約５μｍ）を形成し，最外層に金メッキ膜６２３
（約０．５μｍ）を形成したものである。
く，上記ガラスエポキシ基板６上において，上記第２搭
載部２，第３搭載部３，コネクタ部５と接続されてい
る。第１パッド１１１は，金属メッキ膜６２により構成
する。このうち，特に下段１１１１は，図４に示すごと
く，メッキ用リード線４１を介して形成する。金属メッ
キ膜６２は，電解メッキにより，まず銅メッキ膜６２１
（約３０μｍ）を形成し，次いでニッケルメッキ膜６２
２（約５μｍ）を形成し，最外層に金メッキ膜６２３
（約０．５μｍ）を形成したものである。
【００３１】上記第２パッド２０は，図４に示すごと
く，上記第１パッド１１と同様に，銅メッキ膜２０１
と，ニッケルメッキ膜２０２と，金メッキ膜２０３とよ
りなる。また，第３パッド３１も，上記第１パッド１１
と同様である。なお，上記ＭＰＵ用ＬＳＩ１１は，予め
パッケージされていない裸（ベア）状態の半導体チップ
を用いる。
く，上記第１パッド１１と同様に，銅メッキ膜２０１
と，ニッケルメッキ膜２０２と，金メッキ膜２０３とよ
りなる。また，第３パッド３１も，上記第１パッド１１
と同様である。なお，上記ＭＰＵ用ＬＳＩ１１は，予め
パッケージされていない裸（ベア）状態の半導体チップ
を用いる。
【００３２】ここで注目すべきことは，上記ＭＰＵ用Ｌ
ＳＩ１１は，上記第１搭載部１上にベア実装してあるこ
とである。ベア実装とは，マザーボードとしての電子部
品搭載用基板６０における第１搭載部１に，裸（ベア）
のＭＰＵ用ＬＳＩ１１を搭載することである。ＭＰＵ用
ＬＳＩ１１は，図２に示すごとく，上記２段の第１パッ
ド１１１に対し，ボンディングワイヤ６３により電気的
に接続する。その後，封止用の樹脂６４によりこれを被
覆し，樹脂封止する。
ＳＩ１１は，上記第１搭載部１上にベア実装してあるこ
とである。ベア実装とは，マザーボードとしての電子部
品搭載用基板６０における第１搭載部１に，裸（ベア）
のＭＰＵ用ＬＳＩ１１を搭載することである。ＭＰＵ用
ＬＳＩ１１は，図２に示すごとく，上記２段の第１パッ
ド１１１に対し，ボンディングワイヤ６３により電気的
に接続する。その後，封止用の樹脂６４によりこれを被
覆し，樹脂封止する。
【００３３】次に，第２搭載部２は，１０個形成し，メ
モリＬＳＩ２１を搭載し第２パッド２０に電気的に接続
してなる。該第２パッド２０は，上記第１パッド１１１
と同様に形成してある。そして，上記第３搭載部３は，
図１に示すごとく，凹部６１の四方に４個配置してあ
る。
モリＬＳＩ２１を搭載し第２パッド２０に電気的に接続
してなる。該第２パッド２０は，上記第１パッド１１１
と同様に形成してある。そして，上記第３搭載部３は，
図１に示すごとく，凹部６１の四方に４個配置してあ
る。
【００３４】また，上記第２搭載部２及びその周囲の第
２パッド２０には，図１，図２に示すごとく，メモリＬ
ＳＩ２１を表面実装する。即ち，該メモリＬＳＩ２１
は，上記第２パッド２０に，半田（図示略）により電気
的に接続する。また，上記第３搭載部３及びその周囲の
第３パッド３０には，それぞれノイズ防止コンデンサ３
１を表面実装する。即ち，該ノイズ防止コンデンサ３１
は，上記第３パッド３０に，半田（図示略）により電気
的に接続する。
２パッド２０には，図１，図２に示すごとく，メモリＬ
ＳＩ２１を表面実装する。即ち，該メモリＬＳＩ２１
は，上記第２パッド２０に，半田（図示略）により電気
的に接続する。また，上記第３搭載部３及びその周囲の
第３パッド３０には，それぞれノイズ防止コンデンサ３
１を表面実装する。即ち，該ノイズ防止コンデンサ３１
は，上記第３パッド３０に，半田（図示略）により電気
的に接続する。
【００３５】上記コネクタ部５は，比較的小さな短冊状
の金属メッキ膜が多数並列した状態で形成してある。該
金属メッキ膜は，上記第２搭載部２，第３搭載部３，導
体回路４と同様に形成してある。また，上記コネクタ部
５は，上記ＭＰＵ用ＬＳＩ１１，第２搭載部２，第３搭
載部３，導体回路４に対して，外部より電気信号を授受
する端子部である。また，上記第１搭載部１と，第２搭
載部２と，第３搭載部３の各パッド１１１，２０，３０
とは，図５に示すごとく，導体回路４によりそれぞれ電
気的に接続してある。
の金属メッキ膜が多数並列した状態で形成してある。該
金属メッキ膜は，上記第２搭載部２，第３搭載部３，導
体回路４と同様に形成してある。また，上記コネクタ部
５は，上記ＭＰＵ用ＬＳＩ１１，第２搭載部２，第３搭
載部３，導体回路４に対して，外部より電気信号を授受
する端子部である。また，上記第１搭載部１と，第２搭
載部２と，第３搭載部３の各パッド１１１，２０，３０
とは，図５に示すごとく，導体回路４によりそれぞれ電
気的に接続してある。
【００３６】次に作用効果につき説明する。本例におい
ては，上記第１パッド１１１は，図１〜図４に示すごと
く，上段パッド１１１２及び下段パッド１１１１の２段
よりなる。そのため，導体回路４の長さを短くでき，実
装配置性に優れた，コンパクトな電子部品搭載用多層基
板とすることができる。
ては，上記第１パッド１１１は，図１〜図４に示すごと
く，上段パッド１１１２及び下段パッド１１１１の２段
よりなる。そのため，導体回路４の長さを短くでき，実
装配置性に優れた，コンパクトな電子部品搭載用多層基
板とすることができる。
【００３７】また，第１搭載部１にＭＰＵ用ＬＳＩ１１
をベア実装してある。そのため，ＭＰＵ用ＬＳＩ１１
の，本来の高速処理能力を発揮させることができる。こ
れは，従来の上記ＰＧＡ接続による電気接続の不十分な
点を解消し，第１搭載部の電気的接続性が向上できたた
めである。
をベア実装してある。そのため，ＭＰＵ用ＬＳＩ１１
の，本来の高速処理能力を発揮させることができる。こ
れは，従来の上記ＰＧＡ接続による電気接続の不十分な
点を解消し，第１搭載部の電気的接続性が向上できたた
めである。
【００３８】上記ベア実装に際しては，予めパッケージ
されたＭＰＵ用ＬＳＩ１１を使用することなく，裸（ベ
ア）状態のＭＰＵ用ＬＳＩ１１を使用する。その結果，
第１搭載部１の周辺に，上記第２搭載部２更には第３搭
載部３を形成することができる。また，そのため，上記
ＭＰＵ用ＬＳＩ１１とメモリＬＳＩ２１，ノイズ防止コ
ンデンサ３１との間の配線の長さを短くすることがで
き，高速処理に寄与する。
されたＭＰＵ用ＬＳＩ１１を使用することなく，裸（ベ
ア）状態のＭＰＵ用ＬＳＩ１１を使用する。その結果，
第１搭載部１の周辺に，上記第２搭載部２更には第３搭
載部３を形成することができる。また，そのため，上記
ＭＰＵ用ＬＳＩ１１とメモリＬＳＩ２１，ノイズ防止コ
ンデンサ３１との間の配線の長さを短くすることがで
き，高速処理に寄与する。
【００３９】上記第１搭載部１の周囲に，第２搭載部２
及び第３搭載部３を形成したので，上記ＭＰＵ用ＬＳＩ
１１，メモリＬＳＩ，ノイズ防止コンデンサの実装時の
作業性が向上し，その実装配置性が向上する。上記電子
部品搭載用基板は，合成樹脂基板により構成する。その
ため，従来の電子部品搭載用基板にセラミックス基板を
用いたものに比し，コストダウンが可能となる。また，
上記電子部品搭載用基板の設計の容易化によるコストダ
ウンも可能となる。
及び第３搭載部３を形成したので，上記ＭＰＵ用ＬＳＩ
１１，メモリＬＳＩ，ノイズ防止コンデンサの実装時の
作業性が向上し，その実装配置性が向上する。上記電子
部品搭載用基板は，合成樹脂基板により構成する。その
ため，従来の電子部品搭載用基板にセラミックス基板を
用いたものに比し，コストダウンが可能となる。また，
上記電子部品搭載用基板の設計の容易化によるコストダ
ウンも可能となる。
【００４０】また，上記導体回路４は，その最外層が金
メッキ膜６２３により形成してあるため，導電性，耐久
性に優れている。そのため，上記ＭＰＵ用ＬＳＩ１１の
高速処理化にも有利である。また，本例においては，第
１搭載部１を取り囲むように，第２及び第３搭載部を隣
接配置することもできる。これにより，これらの間の信
号授受が一層高速化される。
メッキ膜６２３により形成してあるため，導電性，耐久
性に優れている。そのため，上記ＭＰＵ用ＬＳＩ１１の
高速処理化にも有利である。また，本例においては，第
１搭載部１を取り囲むように，第２及び第３搭載部を隣
接配置することもできる。これにより，これらの間の信
号授受が一層高速化される。
【００４１】実施例２ 本例は，図６に示すごとく，上記実施例１における上段
パッド１１１２の金属メッキ層６２及び第２パッド２０
の金属メッキ層を，下記のごとく変えたものである。そ
の他は，実施例１と同様である。上記上段パッド１１１
２の金属メッキ膜６２は，図６に示すごとく，上方基板
６５上において，まず銅メッキ膜６２１が形成してあ
る。また，該銅メッキ膜６２１上において，絶縁インク
部６２５を介在させてその一方には半田メッキ膜６２４
を，他方にはニッケルメッキ膜６２２及びこの表面に形
成した金メッキ膜６２３を形成してある。
パッド１１１２の金属メッキ層６２及び第２パッド２０
の金属メッキ層を，下記のごとく変えたものである。そ
の他は，実施例１と同様である。上記上段パッド１１１
２の金属メッキ膜６２は，図６に示すごとく，上方基板
６５上において，まず銅メッキ膜６２１が形成してあ
る。また，該銅メッキ膜６２１上において，絶縁インク
部６２５を介在させてその一方には半田メッキ膜６２４
を，他方にはニッケルメッキ膜６２２及びこの表面に形
成した金メッキ膜６２３を形成してある。
【００４２】上記第２パッド２１は，図６に示すごと
く，上方基板６５上に形成された銅メッキ膜２０１と，
その表面に形成された半田メッキ膜２０４とよりなる。
上記上段パッド１１１２の金属メッキ層６２は，右側に
最表面に金メッキ６２３を，また左側には半田メッキ６
２４を形成したものである。これにより，ボンディング
パッドとしての最外層が金メッキ膜６２３により形成し
てあるため，ワイヤボンディング性及び耐久性が向上す
る。
く，上方基板６５上に形成された銅メッキ膜２０１と，
その表面に形成された半田メッキ膜２０４とよりなる。
上記上段パッド１１１２の金属メッキ層６２は，右側に
最表面に金メッキ６２３を，また左側には半田メッキ６
２４を形成したものである。これにより，ボンディング
パッドとしての最外層が金メッキ膜６２３により形成し
てあるため，ワイヤボンディング性及び耐久性が向上す
る。
【００４３】一方，上記上段パッド１１１２における他
の部分及び第２パッド２０の最外層は，いずれも半田メ
ッキ膜６２４，２０４よりなる。そのため，比較的容易
にパッドを形成することができ，安価である。それ故，
本例によれば，実施例１に比して，比較的容易に，かつ
安価なパッドを形成することができる。その他，実施例
１と同様の効果を得ることができる。
の部分及び第２パッド２０の最外層は，いずれも半田メ
ッキ膜６２４，２０４よりなる。そのため，比較的容易
にパッドを形成することができ，安価である。それ故，
本例によれば，実施例１に比して，比較的容易に，かつ
安価なパッドを形成することができる。その他，実施例
１と同様の効果を得ることができる。
【００４４】実施例３ 本例は，図７に示すごとく，上記実施例１における内層
回路４１に，メッキ用リード線が設けられていない電子
部品搭載用多層基板を示すものである。その他は，実施
例１と同様である。上記第１パッド１１１は，下方のガ
ラスエポキシ基板６と，上方基板６５との間に形成した
内層回路４１と電気的に接続してある。また，内層回路
４１には，実施例１の図３，図４に示したメッキ用リー
ド線４２が形成されていない。
回路４１に，メッキ用リード線が設けられていない電子
部品搭載用多層基板を示すものである。その他は，実施
例１と同様である。上記第１パッド１１１は，下方のガ
ラスエポキシ基板６と，上方基板６５との間に形成した
内層回路４１と電気的に接続してある。また，内層回路
４１には，実施例１の図３，図４に示したメッキ用リー
ド線４２が形成されていない。
【００４５】本例においては，上記第１パッド１１１の
金属メッキ層６２が無電解メッキにより形成してあるた
め，メッキ用リード線の必要性がない。それ故，本例に
よれば，実施例１に比して，メッキ用リード線を形成す
る部分を，他の導体回路形成部分に利用することがで
き，導体回路の短縮化及びファイン化に適した，コンパ
クトな電子部品搭載用多層基板を得ることができる。そ
の他は，実施例１と同様の効果を得ることができる。
金属メッキ層６２が無電解メッキにより形成してあるた
め，メッキ用リード線の必要性がない。それ故，本例に
よれば，実施例１に比して，メッキ用リード線を形成す
る部分を，他の導体回路形成部分に利用することがで
き，導体回路の短縮化及びファイン化に適した，コンパ
クトな電子部品搭載用多層基板を得ることができる。そ
の他は，実施例１と同様の効果を得ることができる。
【００４６】実施例４ 本例は，図８に示すごとく，上記実施例１におけるＭＰ
Ｕ用ＬＳＩ１を搭載するための凹部内６１に壁面メッキ
層４５をまた，ガラスエポキシ基板６内に内層回路６８
を形成したものである。その他は，実施例１と同様であ
る。まず，ガラスエポキシ基板６の上に，上方基板６５
を配設してなる。また，これらの間に，内層回路６８を
形成してなる。
Ｕ用ＬＳＩ１を搭載するための凹部内６１に壁面メッキ
層４５をまた，ガラスエポキシ基板６内に内層回路６８
を形成したものである。その他は，実施例１と同様であ
る。まず，ガラスエポキシ基板６の上に，上方基板６５
を配設してなる。また，これらの間に，内層回路６８を
形成してなる。
【００４７】上記壁面メッキ層４５は，凹部６１におけ
る底面及び垂直な壁面部分において形成してある。ま
た，該壁面メッキ層４５は，第１パッド１１１のうち下
方パッド１１１１と，上記内層回路６８との間を，電気
的に接続するよう形成してある。それ故，本例によれ
ば，実施例１に比して，導体回路の短縮化及びファイン
化に適した，コンパクトな電子部品搭載用多層基板を得
ることができる。
る底面及び垂直な壁面部分において形成してある。ま
た，該壁面メッキ層４５は，第１パッド１１１のうち下
方パッド１１１１と，上記内層回路６８との間を，電気
的に接続するよう形成してある。それ故，本例によれ
ば，実施例１に比して，導体回路の短縮化及びファイン
化に適した，コンパクトな電子部品搭載用多層基板を得
ることができる。
【００４８】また，壁面メッキ層４５が形成してあるた
め，ＭＰＵ用ＬＳＩ１の発熱を内層回路６８を通じて容
易に外部へ放出することができ，熱放散性に優ている。
また，凹部６１が壁面メッキ層４５により囲われている
ので，防湿性に優れている。その他，実施例１と同様の
効果を得ることができる。
め，ＭＰＵ用ＬＳＩ１の発熱を内層回路６８を通じて容
易に外部へ放出することができ，熱放散性に優ている。
また，凹部６１が壁面メッキ層４５により囲われている
ので，防湿性に優れている。その他，実施例１と同様の
効果を得ることができる。
【図１】実施例１にかかる電子部品搭載用多層基板の平
面図。
面図。
【図２】図１のＡ−Ａ線矢視断面図。
【図３】実施例１にかかる電子部品搭載用多層基板にお
ける第１パッドの拡大図。
ける第１パッドの拡大図。
【図４】実施例１にかかる電子部品搭載用多層基板にお
ける第１パッド及び第２パッドの金属メッキ層を示す側
面の断面図。
ける第１パッド及び第２パッドの金属メッキ層を示す側
面の断面図。
【図５】実施例１にかかる電子部品搭載用多層基板の導
体回路の配線状態を示す平面図。
体回路の配線状態を示す平面図。
【図６】実施例２にかかる電子部品搭載用多層基板の断
面図。
面図。
【図７】実施例３にかかる電子部品搭載用多層基板の断
面図。
面図。
【図８】実施例４にかかる電子部品搭載用多層基板の断
面図。
面図。
【図９】従来の電子部品搭載用多層基板の平面図。
【図１０】従来の電子部品搭載用多層基板の要部断面
図。
図。
１．．．第１搭載部， １１．．．ＭＰＵ用ＬＳＩ， １１１．．．第１パッド， １１１１．．．下段パッド， １１１２．．．上段パッド， ２．．．第２搭載部， ２０．．．第２パッド， ２１．．．メモリＬＳＩ， ３．．．第３搭載部， ３０．．．第３パッド， ３１．．．ノイズ防止コンデンサ， ４．．．導体回路， ４１．．．内層回路， ４５．．．壁面メッキ層， ５．．．コネクタ部， ６２．．．金属メッキ層， ６２１．．．銅メッキ膜， ６２２．．．ニッケルメッキ膜， ６２３．．．金メッキ膜， ６８．．．内層回路，
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸山 仁 岐阜県大垣市河間町３丁目200番地 イビ デン株式会社河間工場内 (72)発明者 塚田 輝代隆 岐阜県大垣市河間町３丁目200番地 イビ デン株式会社河間工場内 (72)発明者 匂坂 克己 岐阜県大垣市河間町３丁目200番地 イビ デン株式会社河間工場内
Claims (8)
- 【請求項１】 ＭＰＵ用ＬＳＩをベア実装するための第
１搭載部と，その周囲に前記ＭＰＵ用ＬＳＩと電気的に
接続される第１パッドが配設され，かつその周辺にはメ
モリＬＳＩ用の第２搭載部及び第２パッドを設けた合成
樹脂基板よりなる電子部品搭載用多層基板。 - 【請求項２】 請求項１において，第１パッドは複数段
形成してなり，また上記第１パッド，第２パッドの間に
は電気信号を授受するための導体回路を形成したことを
特徴とする電子部品搭載用多層基板。 - 【請求項３】 請求項１又は２において，ノイズ防止コ
ンデンサ用の第３搭載部及び第３パッドを設けたことを
特徴とする電子部品搭載用多層基板。 - 【請求項４】 請求項１，２又は３において，導体回路
の一部又は全部が銅箔層と，銅，ニッケル，金の複数の
金属メッキ層とからなることを特徴とする電子部品搭載
用多層基板。 - 【請求項５】 請求項１，２，３又は４において，第１
パッドの表面が金メッキ膜よりなり，第２パッド及び第
３パッドの表面が半田メッキ膜，銅メッキ膜よりなるこ
とを特徴とする電子部品搭載用多層基板。 - 【請求項６】 請求項１，２，３，４又は５において，
第１パッドには，これを形成するためのメッキ用リード
線が設けられていないことを特徴とする電子部品搭載用
多層基板。 - 【請求項７】 請求項１，２，３，４，５又は６におい
て，上記第１搭載部は合成樹脂基板に設けた凹部内に設
けられ，該第１搭載部はその内壁に壁面メッキ層を有
し，上記第１パッドは上記壁面メッキ層を介して合成樹
脂基板の内部に設けた内層回路に接続されていることを
特徴とする電子部品搭載用多層基板。 - 【請求項８】 請求項１において，ＭＰＵ用ＬＳＩをベ
ア実装する第１搭載部に開口部が形成されており，該開
口部には凹部をつくるように金属板が貼着してあること
を特徴とする電子部品搭載用多層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164215A JPH05335364A (ja) | 1992-05-29 | 1992-05-29 | 電子部品搭載用多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4164215A JPH05335364A (ja) | 1992-05-29 | 1992-05-29 | 電子部品搭載用多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335364A true JPH05335364A (ja) | 1993-12-17 |
Family
ID=15788859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4164215A Pending JPH05335364A (ja) | 1992-05-29 | 1992-05-29 | 電子部品搭載用多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335364A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272020B1 (en) | 1997-10-16 | 2001-08-07 | Hitachi, Ltd. | Structure for mounting a semiconductor device and a capacitor device on a substrate |
| US6337252B1 (en) | 1998-05-26 | 2002-01-08 | Nec Corporation | Semiconductor device manufacturing method |
| KR100676082B1 (ko) * | 2005-12-29 | 2007-02-01 | 디케이 유아이엘 주식회사 | 연성회로기판 제조방법 |
-
1992
- 1992-05-29 JP JP4164215A patent/JPH05335364A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6272020B1 (en) | 1997-10-16 | 2001-08-07 | Hitachi, Ltd. | Structure for mounting a semiconductor device and a capacitor device on a substrate |
| US6337252B1 (en) | 1998-05-26 | 2002-01-08 | Nec Corporation | Semiconductor device manufacturing method |
| KR100676082B1 (ko) * | 2005-12-29 | 2007-02-01 | 디케이 유아이엘 주식회사 | 연성회로기판 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0638931B1 (en) | Multi-chip module | |
| US5798567A (en) | Ball grid array integrated circuit package which employs a flip chip integrated circuit and decoupling capacitors | |
| US6396141B2 (en) | Tape ball grid array with interconnected ground plane | |
| JP2910670B2 (ja) | 半導体実装構造 | |
| US5440171A (en) | Semiconductor device with reinforcement | |
| US20040022038A1 (en) | Electronic package with back side, cavity mounted capacitors and method of fabrication therefor | |
| JPH0234184B2 (ja) | ||
| JP2004064043A (ja) | 半導体パッケージング装置 | |
| KR20020061812A (ko) | 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지 | |
| TWI750451B (zh) | 封裝上的印刷電路板模組 | |
| JP3166490B2 (ja) | Ｂｇａ型半導体装置 | |
| JPH05335364A (ja) | 電子部品搭載用多層基板 | |
| JP3450477B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05267561A (ja) | 高速処理用電子部品搭載用基板 | |
| JP2651608B2 (ja) | 電子部品搭載用基板 | |
| JP2003007914A (ja) | 半導体装置 | |
| JP3027269U (ja) | 電子部品用パッケージ | |
| JPH06302757A (ja) | 電子部品搭載装置及びその実装方法 | |
| JP2946361B2 (ja) | 電子部品搭載用基板 | |
| JPH01302757A (ja) | 基板集合シート | |
| KR19990064001A (ko) | 향상된 패드 설계를 갖는 전자 패키지 | |
| JPS6211014Y2 (ja) | ||
| JP2990120B2 (ja) | 半導体装置 | |
| JP3194034B2 (ja) | 電子部品用パッケージ | |
| JP2004111431A (ja) | パワーモジュールとその製造方法 |