KR19990064001A - 향상된 패드 설계를 갖는 전자 패키지 - Google Patents

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프란체스코 갈벨리
스테파노 오기오니
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포만 제프리 엘
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Abstract

본 발명의 전자 패키지(400), 특히 BGA는, 회로화된 기판(120)과, 이 기판(120)의 표면에 마련된 대응하는 도전성 패드에 의해 기판(120)상에 부착된 1개 이상의 활성 디바이스(110)를 구비하며, 각각의 도전성 패드는 서로 접촉하지 않는 여러개의 부분들(212-218)로 분할된다. 이 부분들(212-218)은 기판(120)의 배선가능한 영역에 의해 분리될 수 있으므로, 1개 이상의 배선 채널을 제공하게 된다. 게다가, 동일한 부분들(212-218)이 서로 다른 전위(접지 및 전원)에 있는 인접한 쌍과 접속될 수 있고, 캐패시터(410)에 의해 서로 디커플링될 수 있으며, 접지 및 전원에 대한 접속은 기판(120)을 관통하여 마련된 금속화된 홀들에 의해 달성된다.

Description

향상된 패드 설계를 갖는 전자 패키지
본 발명은 전자 패키지(electronic package)에 관한 것으로, 특히, 기판과, 이 기판의 표면에 마련된 도전성 패드(conductive pad)에 의해 제각기 이 기판에 부착되는 적어도 하나의 디바이스를 구비하는 전자 패키지에 관한 것이지만, 여기에 한정되는 것은 아니다.
전자 패키지는 전형적으로 하나 이상의 활성 디바이스(active device)가 부착되어 있는 회로화된(circuitized) 기판을 구비하고 있으며, 디바이스를 한개만 구비하고 있는 패키지는 싱글 칩 모듈(Single Chip Modules;SCM)이라고 알려져 있고, 디바이스를 여러개 구비하고 있는 패키지는 멀티 칩 모듈(Multi Chip Modules;MCM)이라고 불려지고 있다. 디바이스를 기판에 부착하기 위한 전자 패키징 응용 분야, 특히, 볼 그리드 어레이(Ball Grid Array;BGA) 패키지에 있어서는, 아교(glue) 등의 부착 재료를 사용하는 것이 일반화되어 있다.
전자 패키징 산업에 있어서, BGA 패키지는 현재의 제품들을 쿼드 플랫 팩(Quad Flat Packs;QFP)으로 대체하며, 아주 최근에 개발된 기술이다. BGA 패키지와 QFP 패키지의 주요한 차이점은, 2차 레벨 부착(second level attachment)이라고도 불려지고 있는 인쇄 회로 기판(PCB)에 대한 접속 시스템(connection system)이며, 이 접속 시스템은, 플라스틱 구성체의 주변부에 있는 코너(corner)를 따라 위치한 금속 리드(metal leads) 대신에, 기판의 하부(bottom)쪽에 매트릭스 형상으로 배치되어 마련된 공융의 주석 납 합금 볼(eutectic Tin Lead alloy balls)로 이루어져 있다. BGA 패키지와 QFP 패키지에 대해서는 "Circuits Assembly(USA) - Vol.6, No.3 March 1995 Pag.38-40"에 개시되어 있다.
각 디바이스는 일반적으로, 기판의 상부면(top surface)에 마련된 도전성 패드에 의해 기판에 부착되는데, 여기서 도전성 패드는 전형적으로, 이 패드가 대응하여 부착하게 되는 디바이스보다 약간 더 크다. 이 도전성 패드들은 아교 재료와의 화합성을 더욱 양호하게 할 뿐만 아니라, 열이 전도(conduction)에 의해 디바이스의 후미로부터 기판으로 전달되는 것을 어느 정도 촉진시킨다.
종래의 기술에 있어서는, 각 패드로 인해, 기판의 상부면의 큰 영역이 배선으로 사용될 수 없어, 결국 접속용 도선들의 경로 배정(routing)에 있어서 전혀 이용될 수 없는 쓸모없는 영역이 생기게 된다는 결점이 있다. 이 문제점은, 배선에 이용될수 없는 쓸모없는 영역이 디바이스의 수(number)만큼 반드시 증가하게 되는 멀티 칩 모듈에 있어서 특히 심각하게 된다. 이 문제점으로 인해, 전자 패키지의 용적(dimensions)이 증가되거나 또는 동일한 기판상에 설치된 디바이스의 수가 감소하게 되어, 동일한 어플리케이션(application)에 필요한 모듈의 수가 증가하게 된다.
전자 패키지의 배선가능 용량(wireability)을 증가시키기 위해, 현재의 방법론으로서는, 배선을 하기 위해서 패드를 희생시키고 기판의 자유 영역(freed area)을 이용하는 방법이 있지만, 이 해결 방법은, 열의 발산(thermal dissipation)이 전형적으로 0.5W보다 크지 않기 때문에, 패키지, 특히 유기 기판(organic substrates)의 열적인 성능을 저하시킨다. 다른 해결 방법으로서는, 세라믹 캐리어(ceramic carriers)와 같이 재료의 도전성을 더욱 높이는 방향으로, 원료(raw-materials)와 기술을 변경시키거나 또는 그 층 수를 증가시키는 방식으로, 기판에 변경을 가하는 방법이 있지만, 두가지 방법 모두 비용이 많이 들어서 전체 패키지의 코스트가 증가하게 된다.
또 다른 문제점은, 이들 모듈도 다른 전자 구성 요소처럼, 어플리케이션 보드 레벨(application board level)이나 모듈 기판에 있어서의 신호 잡음이 감소되도록, 캐패시터와 디커플링(decoupling)될 필요가 있다는 것이다.
일반적으로, 신호 잡음의 최적화는, 활성 디바이스에 대해 캐패시터로 전원 및 접지(capacitors power and ground)를 되도록이면 가깝게 연결시키는 문제에 대해 역점을 두어 다루어지고 있다. 이들 캐패시터가 패키지 레벨에서 기판(board)상에 있는 경우, 이들 캐패시터는 특정한 배선 패턴을 필요로 하여, 회로에 이용할 수 있는 기존의 소규모의 실 영역(already small real estae)에 영향을 주게 되므로, 결과적으로 전체 모듈의 용적을 증대시키게 된다. 이에 비해, 모듈이 있는 주기판(mother board)상에 캐패시터들이 조립되는 경우에는, 이들 캐패시터들에 의해, 잡음 감소 수준은 흔히, 겨우 허용할 수 있는 정도 밖에 되지 않는다.
상기한 종래 기술의 결점은 청구되는 본 발명에 의해 극복된다. 따라서, 본 발명에 의하면, 상기 패드가 서로 접촉하는 일 없이 여러개의 부분으로 구성되는 것을 특징으로 하는 상술한 바와 같은 전자 패키지가 제공된다.
이 방법에 의하면 상술한 문제점들이 모두 해결된다. 특히, 기판 상부층의 전기적 배선가능 용량이 증가되고, 전자 패키지의 전기 신호 잡음 레벨이 감소된다.
본 발명에서 제안된 방법은 기존의 재료들과도 충분히 호환성이 있고(compatible), 그들의 특성에 영향을 미치지 않으며, 또한 비용이 저렴하고, 매우 용이하게 구현될 수 있다. 게다가, 본 발명에 의한 패키징 방법은 산업상 이용되고 있는 현재의 프로세스 및 관련 장비와도 충분히 호환성이 있다.
이러한 장점은, 전체 패키지의 열 발산에 대한 특성을 저하시키는 일 없이 본 발명에 의해 얻어지게 되며, 전체의 패드 금속 표면과 본 발명에서 제안된 설계 사이의 차때문에 발생하는 델타 열 발산(delta heat dissipation)의 가능성을 무시할 수 있게 된다.
본 발명의 특정 실시예에 있어서, 상기 여러개의 부분들은 상기 기판의 배선가능한(wireable) 영역에 의해 분리된다.
인접하는 부분들의 각 쌍(couple) 사이에 있는 이 자유 영역(free area)은 접속용 도선의 경로 배정에 있어서 1개 이상의 배선 채널을 제공하게 되므로, 이용가능한 실 영역이나 또는 패키지의 전체적인 용적에 대한 기판의 배선가능 용량을 증가시키게 된다. 따라서, 본 발명의 이 실시예에 의하면, 특정한 어플리케이션에 필요한 전자 패키지의 용적 감소를 수반하지만, 이에 반해, 다수의 디바이스가 동일한 기판상에 설치될 수 있어서, 동일한 어플리케이션에 필요한 모듈의 수를 감소시키게 된다.
바람직하게는, 상기 디바이스는 4개의 코너부를 구비하고, 상기 패드는 4개의 부분으로 구성되며, 상기 배선가능한 영역은 상기 코너로부터 가로질러 연장되는 형태를 하고 있다.
이 형상은 특별한 장점을 가지고 있는데, 그 이유는, 신호의 밀도가 코너에서 매우 증가하므로, 디바이스의 코너로부터 시작하는 배선 채널이 배선의 팬 아웃(fan out)을 용이하게 하기 때문이다.
유익한 실시예에 있어서는, 상기 전자 패키지가 멀티 칩 모듈이다. 여러개의 디바이스를 구비하는 패키지에 있어서는, 본 발명에서 제안된 패드 설계가 전체적인 패키지의 코스트와 성능면에 있어서 최대의 효과를 얻을 수 있다.
본 발명의 다른 특정한 실시예에 있어서, 상기 부분중 적어도 제 1 부분은 접지 전위에 접속되고, 상기 부분중 적어도 제 2 부분은 전원 전위에 접속되며, 상기 제 1 및 제 2 부분은 디커플링 캐패시터(decoupling capacitor)에 의해 서로 접속된다.
이 방법에 의하면 디바이스의 디커플링 동작이 더욱 양호하게 된다. 또한 이 방법에 의하면, 활성 디바이스에 매우 근접하게 캐패시터로 전원과 접지를 연결시킴으로써, 전기적 동작에 있어서의 신호 잡음이 감소하게 된다. 게다가, 이 방법은 전용 회로를 가진 기판상의 이용가능한 실 영역에 영향을 주지 않는다.
바람직하게는, 상기 기판은, 상기 부분들중 적어도 하나에 접속된 적어도 하나의 도전성 홀을 구비한다.
이와 같은 본 발명의 실시예에 의하면 패키지의 열 발산이 증가하게 되어, 이 전자 패키징 기술을 더욱 광범위한 응용 분야에 걸쳐서 응용할 수 있다.
유익하게는, 전자 패키지가, 상기 기판의 다른 표면에 마련된 확장 패드를 포함하고, 상기 확장 패드는 서로 접촉하지 않는 여러개의 다른 부분들로 구성되며, 이 다른 부분들중 적어도 하나가 상기 홀들중 적어도 하나에 의해 상기 부분들중 대응하는 하나에 접속되어 있다.
결과적으로 얻어지는 경로(path)는 전체적인 패키징의 열적인 성능을 증가시켜서, 디바이스의 열 발산율을 매우 효과적으로 관리하는데 도움을 주는 열 발산 방법(thermal dissipation solution)이다. 결론적으로 말하자면, 열이 전체적으로 주기판(mother board)쪽으로 용이하게 발산될 수 있다는 것이다.
특히 유익한 본 발명의 실시예에 있어서는, 상기 기판이 접지층과 전원층을 구비하며, 상기 제 1 부분이 상기 홀들 중 제 1 홀에 의해 상기 접지층에 접속되고, 상기 제 2 부분이 상기 홀들 중 제 2 홀에 의해 상기 전원층에 접속된다.
이 실시예에 있어서는, 디커플링 캐패시터에 대한 접속이, 구멍뚫린 홀을 지나서 적층의 내부층(전원 또는 접지)으로부터 적층의 상부면으로 접속하는데 필요한 여분의 배선이 없는 패드 설계에 근거하여 비아를 통해 달성될 수 있고, 캐패시터가 디바이스에 근접하여 조립될 수 있어, 디바이스의 전기적 성능을 향상시켜서 이상적인 디바이스의 디커플링을 가능하게 한다.
또한, 이 접속은, 금속성의 접지 및 전원 평면(metallic ground and power planes)을 통해서 패키지의 열 발산율을 더욱 증가시켜서, 이 열 발산율이, 주기판의 인터페이스쪽을 향하여 모든 접지 모듈의 접속부까지 미치도록 한다.
본 발명의 다른 유익한 실시예에 있어서는, 상기 제 1 부분이 상기 확장 부분중의 대응하는 제 1 부분에 의해 상기 접지 전위에 접속되고, 상기 제 2 부분이 상기 확장 부분중의 대응하는 제 2 부분에 의해 상기 전원 전위에 접속된다.
기판의 하부면에 마련된 이 확장 부분들은, 이 확장 부분들과 동일한 쪽에 존재하면서 접속용의 구멍뚫린 홀을 필요로 하지 않는 본딩 패드에 대해 매우 짧은 접속(very short connections)을 제공한다. 이들 본딩 패드는, 결과적으로 얻어지는 저항값이 매우 작은 다중 액세스 포인트(multi access points)를 제공한다.
본 발명을 구현하는 데에는 QFP, BGA와 SCM이나 MCM과 같은 상이한 형태의 전자 패키지가 사용될 수 있으며, 전형적으로 상기 전자 패키지는 BGA이다.
이하, 도면을 참조로 하여 본 발명의 다양한 실시예를 예로서 상세하게 설명한다.
도 1은 종래 기술에 따른 전자 패키지,
도 2는 본 발명의 실시예에 따른 전자 패키지를 도시한 도면,
도 3은 열 발산이 증가된 전자 패키지를 도시한 도면,
도 4a와 도 4b는 디바이스의 디커플링이 이루어진 전자 패키지를 도시한 도면,
도 5는 디바이스의 디커플링이 이루어진 다른 전자 패키지를 도시한 도면.
이하, 도면, 특히 도 1을 참조하면, 종래 기술에 따른 전자 패키지의 단면도가 도시되어 있다. 이 도면에는, 특히 아교층에 의해 회로화된 기판(120)에 부착된 디바이스(110)를 구비하고 있는 BGA(100)가 도시되어 있다. 기판(120)에는, 이 기판의 하부쪽에, 매트릭스 형상으로 배치되어 마련된 여러개의 접속 볼 또는 범프(130)가 마련되어 있고, 이들 접속 볼(130)은 전형적으로 주석 납 합금 등의 공융의 땜납(eutectic solder)이다. 이들 볼(130)은 BGA 패키지를 인쇄 회로 기판(도시하지 않음)에 접속시키는 데 사용된다. 플라스틱 볼 그리드 어레이(Plastic Ball Grid Array;PBGA), 세라믹 볼 그리드 어레이(Ceramic Ball Grid Array;CBGA)와 테이프 볼 그리드 어레이(Tape Ball Grid Array;TBGA) 등의 각종 유형의 BGA가 이용가능하며, 이들의 주요한 차이점은 기판 재료의 유형이다.
디바이스(110)는, 기판(120)의 상부면에 마련된 도전성 패드(140)에 의해 기판(120)에 부착된다. 이 영역은 일반적으로 디바이스(110)보다 약간 더 크며, 아교 재료와의 화합성을 더욱 양호하게 할 뿐만 아니라, 열이 전도(conduction)에 의해 디바이스(110)의 후미로부터 기판(120)으로 전달되는 것을 촉진한다.
디바이스(110)는 서모-소닉 와이어 본딩 동작(thermo-sonic wire bonding operation)을 통해 와이어(150)에 의해 기판(120)상의 전기 회로에 배선되며, 이어서 그 조립체에 플라스틱 수지(160)가 덮여진다(covered).
도 2에는, 본 발명의 실시예에 따른 전자 패키지의 평면도가 도시되어 있다. 이 도면에는, 기판(120)에 디바이스(110)가 부착되어 있는 BGA(200)를 도시하고 있다.
기판(120)은 플라스틱 물질, 화이버글라스(fiberglass) 적층, 세라믹, 폴리이미드, 알루미나 등의 여러 재료로 구현될 수 있다. 특히, 아주 최근에 개발된 전자 패키징 기술은, 적층 에폭시로 직조된 화이버 글래스 시트(fibers glass sheets)의 합성 구조로 이루어진 유기체 기판(organic substrate)을 사용하여 이루어지며, 유기체라고 하는 정의는, 이들 적층을 구성하기 위해 사용되는 에폭시 수지 화합물(유기 화학)로부터 나온 것이다.
전형적으로, 디바이스(110)는 통상 실리콘, 게르마늄 또는 갈륨비소로 이루어지는 칩 또는 활성 소자이며, 전형적으로, 이 디바이스는 대체로 직사각형과 같은 형상, 특히 정사각형 형상을 하고 있다. 디바이스(110)는 일반적으로 아교층에 의해 기판(120)에 부착된다. 아교는 열가소성 또는 열경화성 물질일 수 있으며, 전형적으로는, 열 발산이 더욱 양호하게 되도록 은 입자(silver particles)가 일반적으로 섞여 있는 에폭시 아교이다.
디바이스(110)는, 기판(120)의 상부면에 마련된 도전성 패드에 의해 기판(120)에 부착된다. 이 패드는 아교 재료와의 화합성을 보다 양호하게 하고, 또한 열이 전도에 의해 디바이스(110)의 후미로부터 기판(120)으로 전달되는 것을 촉진하고, 통상 금속 물질로 이루어지며, 전형적으로는 구리 또는 니켈 및, 금 도금한 구리(gold plated copper)로 이루어진다.
도시된 본 발명의 실시예에 있어서는, 패드가 서로 접촉되지 않는 여러 개의 부분들(212-218)로 구성되므로, 패드의 인접한 두개의 부분들 각각은 기판(120)의 자유 영역(free area)에 의해 분리된다. 그러면, 패드 중에서, 특히 디바이스(110)를 지나가는 부분에는 1개 이상의 절연 채널(222-228)이 형성된다. 도면에 도시된 이 채널(222-228)은, 접속용 도선을 경로 배정하기 위한 배선 채널로서 사용될 수 있도록 충분히 넓으므로, 이에 따라, 이용가능한 실 영역 또는 패키지의 전체 용적에 대한 기판의 배선용량이 증가하게 된다. 전형적으로는, 배선 채널(222-228)에 의해, 각 채널마다 4 라인 100 ㎛ 폭(100 ㎛ 공간) 또는 6 라인 75 ㎛폭(75 ㎛ 공간)이 형성될 수 있다. 당업자라면, 이와 같은 패드 설계에 의해, 특정 용도에 필요한 전자 패키지의 용적이 감소되는 반면에, 동일한 기판상에 보다 많은 디바이스를 설치할 수 있어서, 동일한 용도에 필요한 모듈의 수를 감소시키게 된다는 것을 알 수 있을 것이다. 본 명세서에서 제안된 방법은, 기존의 재료들과 완전히 호환성이 있고 또한 기존의 재료들의 성질에 영향을 주지 않을 뿐만 아니라, 저렴하고 매우 용이하게 구현될 수 있는 것이다. 게다가, 본 발명에 포함된 패키징 방법은 산업상 이용되고 있는 현재의 프로세스 및 관련 장비와도 충분히 호환성이 있다. 패드 금속면 전체와 본 발명의 제안된 설계 사이의 차때문에 발생하는 델타 열 발산의 가능성은 무시될 수 있다는 것에 주목해야 한다.
본 발명의 바람직한 실시예에서는, 패드가 4개의 분리된 부분으로 분할된다. 도 2에 도시한 실시예에서는, 패드가 4개의 다른 영역, 즉 그들의 형상이 몰타 십자(Maltese Cross)를 상기시키는 섬 영역(212-218)으로 분할되어 있다. 4개의 배선 채널(222-228)의 각각은, 디바이스(110)의 대응하는 코너로부터 중심부 영역으로 연장되고 있다. 중심부 영역은 배선을 어느 한 채널에서 다른 채널로 경로 배정하는데 사용될 수 있고, 또는, 다층 기판인 경우에는, 어느 한 채널에서 (잘 보이지 않게 숨어서 또는 관통하여)비아들을 거쳐서 내부 층으로 경로 배정하는데 사용될 수도 있다. 이 형상은 특히 유익한데, 그 이유는, 디바이스(110)에 반송될 신호의 밀도가 코너에서 증가하므로, 디바이스(110)의 코너로부터 시작하는 배선 채널이 디바이스(110)로부터의 팬 아웃을 더욱 용이하게 하기 때문이다.
당업자라면, 멀티 칩 모듈과 같은 여러 디바이스를 구비하는 전자 패키지에, 동일한 패드 설계가 적용 가능하다는 것을 알 수 있을 것이다. 각 디바이스는 대응하는 패드에 의해 기판에 부착된다. 각 패드는 기판의 자유 영역에 의해 분리된, 서로 접촉하지 않는 여러 부분으로 분할되므로, 배선에 이용할 수 있는 1개 이상의 절연 채널을 제공할 수 있다. 본 발명에 따른 해결책은 멀티 칩 모듈에 있어서 특히 유익하며, 본 발명에서 제안된 패드 설계가, 전반적인 패키지 코스트 및 성능면에 있어서 최대 효과를 얻는다는 점에 주목해야 한다.
이하, 도 3을 참조하면, 열 발산이 증가된 전자 패키지의 단면도가 도시되어 있다.
BGA(300)는 기판(310)에 부착된 디바이스(110)를 구비하고 있다. 도시된 본 발명의 실시예에서, 기판(310)은, 전형적으로 멀티 칩 모듈에서 사용되는 여러 층(312-318)을 구비하는 다층 구조이다.
디바이스(110)는 전술한 도전성 패드에 의해 기판(310)에 부착되며, 특히 이 도면에서는 도전성 패드로서, 분리 부분들(218,216 및 214)이 가시적으로(visible) 도시되어 있다. 전술한 바와 같이, 패드 금속면 전체와 본 발명에서 제안된 설계 사이의 차 때문에 발생하는 델타 열 발산의 가능성은 무시될 수 있다.
그러나, 도전성 패드가 사용되는 경우라도, 기판의 열 전도 특성이 나쁘기 때문에 이들 전자 패키지의 열 발산은 제한되며, 이러한 문제점으로 인해, 이 전자 패키징 기술을 보다 광범위한 응응 분야로 확장시키는 데에는 통상 1.3 W 정도의 엄격한 한계점이 설정된다.
패키지의 열에 대한 운용(management)을 향상시키기 위해, 도시된 본 발명의 실시예에서는, 기판(310)이 적어도 하나의 도전성 홀을 구비하되, 이 도전성 홀은 전형적으로 구멍뚫린 금속화된 홀로서 기판(310)의 상부면에 마련된 패드에 접속되어 있는 것이고, 또한 이 실시예에서는, 열적 비아(thermal via)(326)가 부분(216)에 접속되어 있고, 열적 비아(328)가 부분(218)에 접속되어 있다. 이들 열적 비아들은 또한, 동일한 기판(310)의 하부면에 마련된 확장 패드(further pad)에도 접속될 수 있다. 바람직한 실시예에 있어서, 이 확장 패드는 기판(310)의 상부면에 마련된 패드와 동일한 형상을 한다. 특히, 이 확장 패드는 여러 분리 부분들(334-338)을 포함하며, 도시된 패키지(300)에 있어서는, 열적 비아(326)가 예를 들어 기판(310) 상부면의 부분(216)을 이에 대응하는 하부면의 부분(336)에 접속시키고, 홀(328)이 부분(218)을 이에 대응하는 부분(338)에 접속시킨다.
기판(310) 하부쪽의 확장 패드는, BGA 패키지를 인쇄 회로 기판(도시하지 않음)에 접속시키는데 사용되는 공융 볼(eutectic balls)(130)에 접속된다. 그 결과, 충분히 배열되어 있는 볼(130)에 의해 발산된 열이 주 기판쪽으로 전체적으로 확산되어 간다. 따라서, 이 열 발산 경로에 의해, 전반적인 패키징의 열 성능은 열 발산값이 전형적으로 2 W 정도로 증가된다.
도면에 도시한 실시예에 있어서, 다층 기판(310)은 접지(GND)층(342)과 전원(Vcc)층(344)을 구비하고 있다. 열적 비아(326,328)는 GND층(342)과 Vcc층(344)에 접속된다. GND층(342)과 Vcc층(344)은 모두 전체적으로 충분히 금속성 면(full metallic planes)이기 때문에, 두 층 모두 패키지(300)의 열 발산율을 더 한층 증가시킨다는 점에 주목해야 한다. 게다가, GND층(342)으로의 접속으로 인해, GND 모듈 접속 전체에 대한 열 발산율이 주 기판 계면쪽으로 미치게 된다.
이하, 도 4a 및 도 4b를 참조하면, 디바이스의 디커플링이 이루어진 전자 패키지가 도시되어 있다.
특히, 도 4a에 있어서는 BGA(400)의 평면도가 도시되어 있다. BGA(400)는, 전술한 도전성 패드에 의해 기판(120)에 부착된 디바이스(110)를 구비하고 있으며, 특히 패드는 4개의 상이한 부분(212-218)으로 분할되어 있다.
디바이스의 디커플링 동작을 보다 양호하게 하기 위해, 부분(216)과 같은 패드의 적어도 제 1 부분은 접지 전위에 접속되어 있고, 부분(218)과 같은 적어도 제 2 부분은 전원 전위에 접속되어 있으며, 2개의 부분들(216, 218)은 디커플링 캐패시터(410)에 의해 서로 접속되어 있다. 본 발명의 바람직한 실시예에 있어서는, 4개의 부분들(212-218)이 서로 다른 전위 GND 와 Vcc(도시하지 않음)로 인접한 쌍들과 접속되어 있다. 도시된 실시예에 있어서, 캐패시터에 대한 접속은, 패드의 각 부분으로부터 대응하는 캐패시터로 연장되는 도선을 통해 달성된다. 이와 같은 방법에 의해, 전기적 동작에 있어서 신호 잡음 레벨을 감소시킬 수 있다는 것에 주목해야 한다. 본 발명의 바람직한 실시예에서는 이들 부분(212-218)이 전술한 배선 채널을 제공하도록 충분히 넓은 영역에 의해 분리되지만, 이들 부분(212-218)을 배선 불가능한 좁은 영역에 의해 분리한다 하더라도, 상기 디커플링 동작을 달성할 수 있다는 것은, 당업자라면 알 수 있을 것이다.
도 4b의 단면도에 도시된 바와 같이, 기판(120) 상부면의 패드는 기판(120) 하부면에 마련된 확장 패드에 접속되며, 특히, 부분(216)은 도전성 홀(326)에 의해 확장 부분(336)에 접속되고, 부분(218)은 다른 열적 비아(328)를 거쳐 다른 확장 패드(338)에 접속된다. 기판(120) 하부면에 마련된 이 확장 부분들은, 이 확장 부분들과 동일한 쪽에 존재하면서 접속용의 구멍뚫린 홀을 필요로 하지 않고 본딩 패드(Vcc 또는 GND)에 대해 매우 짧은 접속을 제공한다. 2개의 영역 GND와 Vcc에 위치한 접속용 볼은, 결과적으로 얻어지는 저항값이 매우 작은 다중 액세스 포인트이다.
도 5에는 디바이스의 디커플링이 이루어진 전자 패키지의 또다른 실시예가 도시되어 있다.
BGA(500)는 접지층(342)과 전원층(344)을 구비하는 다층 구조이며, 금속화된 구멍(326)은 도전성 패드의 부분(216)에 접속되어 있고, 홀(328)은 도전성 패드의 부분(218)에 접속되어 있다.
특히 유익한 도 5의 실시예에 있어서, 서로 다른 전원 전위 GND 및 Vcc인 인접쌍과의 접속은, Vcc 또는 GND 면에 대한 접속으로서의 패드 각 부분의 열적 비아와, 디바이스에 근접하여 조립된 캐패시터를 사용하여, 동일한 칩 캐리어에 의해 달성된다. 도시된 실시예에 있어서, 부분(216)은 홀(326)에 의해 접지면(342)에 접속되고, 부분(218)은 홀(328)에 의해 전원 층(344)에 접속된다.
캐패시터(510)에 대한 접속은 다른 금속화된 홀을 통해 달성되며, 특히, 캐패시터(510)는 홀(520)에 의해 접지층에 접속되고, 전원층(344)은 다른 홀(530)에 의해 전원층(344)에 접속된다. 본 발명의 이 실시예는, 구멍뚫린 홀을 지나서 적층의 내부 층(Vcc 또는 GND)으로부터 상부면으로 접속하는 데 필요한 여분의 배선이 없이도, 디바이스의 전기적 성능을 향상시켜서 디바이스 디커플링을 이상적으로 가능하게 한다.

Claims (10)

  1. 기판(120) 및 적어도 하나의 디바이스(110)를 포함하며,
    상기 적어도 하나의 디바이스(110) 각각은 상기 기판(120) 표면에 마련된 도전성 패드에 의해 상기 기판(120)에 접속되어 있는 전자 패키지(200)에 있어서,
    상기 패드는 서로 접촉하지 않는 여러 개의 부분들(212-218)로 이루어지는
    전자 패키지(200).
  2. 제 1 항에 있어서,
    상기 여러 개의 부분들(212-218)은 상기 기판(120)의 배선 가능 영역(222-228)에 의해 분리되는
    전자 패키지(200).
  3. 제 2 항에 있어서,
    상기 디바이스(110)는 4개의 코너를 포함하며, 상기 패드는 4개의 부분(212-218)으로 이루어지며, 상기 배선 가능 영역(222-228)은 상기 코너로부터 연장되는 십자 형상을 하고 있는
    전자 패키지(200).
  4. 제 1 항 내지 제 3 항에 있어서,
    상기 전자 패키지는 멀티 칩 모듈인
    전자 패키지.
  5. 제 1 항 내지 제 4 항에 있어서,
    상기 부분들 중 적어도 제 1 부분(216)은 접지 전위에 접속되고,
    상기 부분들 중 적어도 제 2 부분(218)은 전원 전위에 접속되며,
    상기 제 1 부분(216) 및 상기 제 2 부분(218)은 디커플링 캐패시터(410)에 의해 서로 접속되는
    전자 패키지(400).
  6. 제 1 항 내지 제 5 항에 있어서,
    상기 기판(310)은 상기 부분들(212-218) 중 적어도 하나(216)에 접속된 적어도 하나의 도전성 홀(326)을 포함하는
    전자 패키지(300).
  7. 제 6 항에 있어서,
    상기 기판(310)의 다른 표면에 마련된 확장 패드를 포함하며,
    상기 확장 패드는 서로 접촉하지 않는 여러 개의 확장 부분(334-338)으로 이루어지며, 상기 확장 부분들 중 적어도 하나(336)는 상기 적어도 하나의 홀(326)에 의해 상기 부분들 중 대응하는 한 부분(216)에 접속되는
    전자 패키지(300).
  8. 제 6 항에 있어서,
    상기 기판(310)은 접지층(342) 및 전원층(344)을 포함하며,
    상기 제 1 부분(216)은 상기 홀들 중 제 1 홀(326)에 의해 상기 접지층(342)에 접속되며, 상기 제 2 부분(218)은 상기 홀들 중 제 2 홀(328)에 의해 상기 전원층(344)에 접속되는
    전자 패키지(500).
  9. 제 7 항에 있어서,
    상기 제 1 부분(216)은 상기 확장 부분들 중 대응하는 제 1 확장 부분(326)에 의해 상기 접지 전위에 접속되고, 상기 제 2 부분(218)은 상기 확장 부분들 중 대응하는 제 2 확장 부분(328)에 의해 상기 전원 전위에 접속되는
    전자 패키지(400).
  10. 제 1 항 내지 제 9 항에 있어서,
    상기 전자 패키지는 BGA인
    전자 패키지.
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