JPH03194935A - 縦型ｐｎｐトランジスタの製造方法 - Google Patents
縦型ｐｎｐトランジスタの製造方法Info
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- JPH03194935A JPH03194935A JP33407189A JP33407189A JPH03194935A JP H03194935 A JPH03194935 A JP H03194935A JP 33407189 A JP33407189 A JP 33407189A JP 33407189 A JP33407189 A JP 33407189A JP H03194935 A JPH03194935 A JP H03194935A
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- pnp transistor
- vertical pnp
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- 238000000034 method Methods 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 3
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＢｉＣＭＯＳプロセスを用いた縦型ＰＮＰト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
〈従来の技術〉
第３図は従来の標準的なバイポーラＩＣ製造プロセスで
製造されたＮＰＮトランジスタの構成を示す断面図であ
る。Ｐ型基板上１に埋込Ｎ層２を形成した後、Ｎ型エピ
タキャル層３を成長させ、その後Ｐ型拡散によりベース
領域４を形成し、Ｎ型拡散によりエミッタ領域５を形成
し、配線を行っている。６はコレクタ取出しＮ領域、１
８はベース取出しＰ領域、７はエピタキシャルＮ層に隣
接するＰ屑、８は絶縁膜、Ｅ、Ｂ、ＣはそれぞれＮＰＮ
トランジスタのエミッタ端子、ベース端子。
製造されたＮＰＮトランジスタの構成を示す断面図であ
る。Ｐ型基板上１に埋込Ｎ層２を形成した後、Ｎ型エピ
タキャル層３を成長させ、その後Ｐ型拡散によりベース
領域４を形成し、Ｎ型拡散によりエミッタ領域５を形成
し、配線を行っている。６はコレクタ取出しＮ領域、１
８はベース取出しＰ領域、７はエピタキシャルＮ層に隣
接するＰ屑、８は絶縁膜、Ｅ、Ｂ、ＣはそれぞれＮＰＮ
トランジスタのエミッタ端子、ベース端子。
コレクタ端子である。
〈発明が解決しようとする課題〉
しかしながら、従来のバイポーラＩＣ製造プロセスでは
、Ｐ型基板上にＮ型エピタキシャル層を成長し、ＮＰＮ
トランジスタ優先で製造が行なわれるため、独立したＰ
型頭域を分離することが難しく、縦型ＰＮＰトランジス
タは形成することができなかった。
、Ｐ型基板上にＮ型エピタキシャル層を成長し、ＮＰＮ
トランジスタ優先で製造が行なわれるため、独立したＰ
型頭域を分離することが難しく、縦型ＰＮＰトランジス
タは形成することができなかった。
本発明はこのような課題を解決するためになされたもの
で、縦型ＰＮＰトランジスタのＩＣ製造方法を提供する
ことを目的とする。
で、縦型ＰＮＰトランジスタのＩＣ製造方法を提供する
ことを目的とする。
く課題を解決するための手段〉
本発明に係る縦型ＰＮＰトランジスタの製造方法は同一
ＩＣ内にバイポーラトランジスタとＣＭＯＳトランジス
タを同時に形成するＢ ｉ ＣＭＯＳプロセスにおいて
、次の工程を有することを特徴とする。
ＩＣ内にバイポーラトランジスタとＣＭＯＳトランジス
タを同時に形成するＢ ｉ ＣＭＯＳプロセスにおいて
、次の工程を有することを特徴とする。
（１）Ｐ型基板上に高濃度のＮ型拡散を行ってＮＰＮト
ランジスタと縦型ＰＮＰトランジスタの埋込層を同時に
形成する工程。
ランジスタと縦型ＰＮＰトランジスタの埋込層を同時に
形成する工程。
（２）ＮＰＮトランジスタと縦型ＰＮＰトランジスタの
前記埋込層上にＮ型低濃度のエピタキシャル層を同時に
成長させる工程。
前記埋込層上にＮ型低濃度のエピタキシャル層を同時に
成長させる工程。
（３）ＮチャネルＭＯＳＦＥＴのＰウェル領域を形成す
ると同時に、縦型ＰＮＰトランジスタの前記エピタキシ
ャル層にＰウェル領域を形成する工程。
ると同時に、縦型ＰＮＰトランジスタの前記エピタキシ
ャル層にＰウェル領域を形成する工程。
■縦型ＰＮＰトランジスタの前記Ｐウェル領域にＮ型拡
散を行って縦型ＰＮＰトランジスタの真性ベース領域を
形成する工程。
散を行って縦型ＰＮＰトランジスタの真性ベース領域を
形成する工程。
■Ｐ＋拡散により、ＰチャネルＭＯＳＦＥＴのソースお
よびドレインを形成すると同時に、縦型ＰＮＰトランジ
スタのエミッタを前記真性ベース領域に形成し、コレク
タ取出しを前記Ｐウェル領域に形成する工程。
よびドレインを形成すると同時に、縦型ＰＮＰトランジ
スタのエミッタを前記真性ベース領域に形成し、コレク
タ取出しを前記Ｐウェル領域に形成する工程。
く作用〉
ＢｉＣＭＯＳプロセスにおいてＮＰＮトランジスタおよ
びＭ ＯＳ Ｆ Ｅ Ｔを形成する工程を流用して、縦
型ＰＮＰトランジスタを形成することができるう 〈実施例〉 以下本発明を図面を用いて詳しく説明する。
びＭ ＯＳ Ｆ Ｅ Ｔを形成する工程を流用して、縦
型ＰＮＰトランジスタを形成することができるう 〈実施例〉 以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係る縦型ＰＮＰトランジスタの製造方
法の一実施例を示す製造工程図、第２図はこの製造方法
により製造されたＩＣの一例を示す構成断面図である。
法の一実施例を示す製造工程図、第２図はこの製造方法
により製造されたＩＣの一例を示す構成断面図である。
第３図と同じ部分は同一の記号を付しである。以下この
２つの図に基づいて説明する。
２つの図に基づいて説明する。
同一ＩＣ内にバイポーラトランジスタとＣＭＯ８（相補
型金属酸化膜）トランジスタを同時に形成するＢｉＣＭ
ＯＳプロセスにおいて、次の各工程を用いて縦型ＰＮＰ
トランジスタを製造する。
型金属酸化膜）トランジスタを同時に形成するＢｉＣＭ
ＯＳプロセスにおいて、次の各工程を用いて縦型ＰＮＰ
トランジスタを製造する。
（イ）埋込形成
ＮＰＮトランジスタ２０のコレクタ抵抗の低減を目的と
してＰ型基板１上に高濃度のＮ型拡散を行って埋込層２
を形成する際に、同時に縦型ＰＮＰトランジスタ２１の
埋込層２を形成する。
してＰ型基板１上に高濃度のＮ型拡散を行って埋込層２
を形成する際に、同時に縦型ＰＮＰトランジスタ２１の
埋込層２を形成する。
（ロ）エピタキシャル層成長
ＮＰＮトランジスタ２０の埋込層２上にＮ型低濃度のエ
ピタキシャル層（単結晶層）３を成長させる際に、同時
に縦型ＰＮＰ トランジスタ２１の埋込層２上にＮ型低
濃度のエピタキシャル層３を成長させる。
ピタキシャル層（単結晶層）３を成長させる際に、同時
に縦型ＰＮＰ トランジスタ２１の埋込層２上にＮ型低
濃度のエピタキシャル層３を成長させる。
（ハ）ＮチャネルＭＯＳＦＥＴ２３においてその基板と
なるＰウェル領域９をそのエピタキシャル層３に形成す
る際に、同時に縦型ＰＮＰトランジスタ２１のエピタキ
シャル層３にもＰウェル領域９を形成してこれをコレク
タ領域とする。
なるＰウェル領域９をそのエピタキシャル層３に形成す
る際に、同時に縦型ＰＮＰトランジスタ２１のエピタキ
シャル層３にもＰウェル領域９を形成してこれをコレク
タ領域とする。
（ニ）ＩＩＩ型ＰＮＰトランジスタ２１のＰウェル領域
９にＮ型拡散を行って真性ベース領域１０を形成する。
９にＮ型拡散を行って真性ベース領域１０を形成する。
（ホ）ＰチャネルＭＯＳＦＥＴ２２のソース１４゜ドレ
イン１５をＰ＋拡散（高濃度Ｐ型拡散）で形成する際に
、同時に縦型ＰＮＰトランジスタ２１のエミッタ１１を
ベース領域１０内に、コレクタ取出し１２をＰウェル９
内に形成する。この結果Ｎ型領域で分離されたＰウェル
内に縦型ＰＮＰトランジスタを形成することができる。
イン１５をＰ＋拡散（高濃度Ｐ型拡散）で形成する際に
、同時に縦型ＰＮＰトランジスタ２１のエミッタ１１を
ベース領域１０内に、コレクタ取出し１２をＰウェル９
内に形成する。この結果Ｎ型領域で分離されたＰウェル
内に縦型ＰＮＰトランジスタを形成することができる。
なお第２図において、１３．１６．１７はそれぞれＮチ
ャネルＭＯ３ＦＥ、Ｔ２３の埋込Ｐ層、ソースＮ＋領域
、ドレインＮ＋領域である。またＰウェル領域、Ｎウェ
ル領域は他の領域と接合で分離することができる。
ャネルＭＯ３ＦＥ、Ｔ２３の埋込Ｐ層、ソースＮ＋領域
、ドレインＮ＋領域である。またＰウェル領域、Ｎウェ
ル領域は他の領域と接合で分離することができる。
また上記の各工程において（ニ）のみが縦型ＰＮＰトラ
ンジスタを形成するために付加された工程で、（イ）〜
（ハ）および（ホ）は従来のプロセスにおいてマスキン
グ操作のみで行うことができる。さらに上記の工程の間
には縦型ＰＮＰトランジスタ以外の素子を形成するため
の、他の工程が入ってくるものとする。
ンジスタを形成するために付加された工程で、（イ）〜
（ハ）および（ホ）は従来のプロセスにおいてマスキン
グ操作のみで行うことができる。さらに上記の工程の間
には縦型ＰＮＰトランジスタ以外の素子を形成するため
の、他の工程が入ってくるものとする。
上記のような製造方法によれば、Ｂ ｉ ＣＭＯＳプロ
セスにおＣプるＮＰＮトランジスタおよびＭＯＳ Ｆ
Ｅ Ｔを形成する工程の一部を流用することにより、工
程を複雑にすることなしに縦型ＰＮＰトランジスタをＩ
Ｃ内に形成することができる。
セスにおＣプるＮＰＮトランジスタおよびＭＯＳ Ｆ
Ｅ Ｔを形成する工程の一部を流用することにより、工
程を複雑にすることなしに縦型ＰＮＰトランジスタをＩ
Ｃ内に形成することができる。
また上記の縦型ＰＮＰトランジスタは従来の横型ＰＮＰ
トランジスタと比べて次の点で優れているう ａ、アーり効果が小さい。
トランジスタと比べて次の点で優れているう ａ、アーり効果が小さい。
ｂ、高速である。
Ｃ１素子形状が小さい。
したがって、集積回路内でＮＰＮトランジスタと共にコ
ンプリメンタリ回路を構成する際に高速。
ンプリメンタリ回路を構成する際に高速。
高精度の回路を実現することができる。
〈発明の効果〉
以上述べたように本発明によれば、ＢｉＣＭＯＳプロセ
スを利用することにより、縦型ＰＮＰトランジスタのＩ
Ｃ製造方法を容易に実現することができる。
スを利用することにより、縦型ＰＮＰトランジスタのＩ
Ｃ製造方法を容易に実現することができる。
第１図は本発明に係る縦型ＰＮＰトランジスタの製造方
法の一実施例を示す製造工程図、第２図は第１図の方法
により形成された集積回路の構成を示す構成断面図、第
３図は従来のＮＰＮトランジスタを示す構成ブロック図
である。
法の一実施例を示す製造工程図、第２図は第１図の方法
により形成された集積回路の構成を示す構成断面図、第
３図は従来のＮＰＮトランジスタを示す構成ブロック図
である。
Claims (1)
- 【特許請求の範囲】 同一ＩＣ内にバイポーラトランジスタとＣＭＯＳトラ
ンジスタを同時に形成するＢｉＣＭＯＳプロセスにおい
て、次の工程を有することを特徴とする縦型ＰＮＰトラ
ンジスタの製造方法。 （１）Ｐ型基板上に高濃度のＮ型拡散を行ってＮＰＮト
ランジスタと縦型ＰＮＰトランジスタの埋込層を同時に
形成する工程。 （２）ＮＰＮトランジスタと縦型ＰＮＰトランジスタの
前記埋込層上にＮ型低濃度のエピタキシャル層を同時に
成長させる工程。 （３）ＮチャネルＭＯＳＦＥＴ（７）Ｐウェル領域を形
成すると同時に、縦型ＰＮＰトランジスタの前記エピタ
キシャル層にＰウェル領域を形成する工程。 （４）縦型ＰＮＰトランジスタの前記Ｐウェル領域にＮ
型拡散を行って縦型ＰＮＰトランジスタの真性ベース領
域を形成する工程。 （５）Ｐ＾＋拡散により、ＰチャネルＭＯＳＦＥＴのソ
ースおよびドレインを形成すると同時に、縦型ＰＮＰト
ランジスタのエミッタを前記真性ベース領域に形成し、
コレクタ取出しを前記Ｐウェル領域に形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33407189A JPH03194935A (ja) | 1989-12-22 | 1989-12-22 | 縦型ｐｎｐトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33407189A JPH03194935A (ja) | 1989-12-22 | 1989-12-22 | 縦型ｐｎｐトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03194935A true JPH03194935A (ja) | 1991-08-26 |
Family
ID=18273188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33407189A Pending JPH03194935A (ja) | 1989-12-22 | 1989-12-22 | 縦型ｐｎｐトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03194935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337252B1 (en) | 1998-05-26 | 2002-01-08 | Nec Corporation | Semiconductor device manufacturing method |
-
1989
- 1989-12-22 JP JP33407189A patent/JPH03194935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337252B1 (en) | 1998-05-26 | 2002-01-08 | Nec Corporation | Semiconductor device manufacturing method |
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