JPS5917544B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5917544B2 JPS5917544B2 JP50048191A JP4819175A JPS5917544B2 JP S5917544 B2 JPS5917544 B2 JP S5917544B2 JP 50048191 A JP50048191 A JP 50048191A JP 4819175 A JP4819175 A JP 4819175A JP S5917544 B2 JPS5917544 B2 JP S5917544B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0826—Combination of vertical complementary transistors
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Description
【発明の詳細な説明】
０ 本発明はエピタキシャルベース型縦方向トランジス
タを含んだ半導体集積回路に関するものである。
タを含んだ半導体集積回路に関するものである。
従来集積回路において、ＮＰＮトランジスタが多く用い
られている。
られている。
またこのＮＰＮトランジスｉ５夕とは逆極性のＰＮＰト
ランジスタも回路構成上必要となることがない。そのた
め同一基板上に極性のことなるＮＰＮトランジスタとＰ
ＮＰトランジスタとを構成する必要が生じるので、ＮＰ
Ｎトランジスタを従来の二重拡散法で形成し、ＰＮＰト
ランジスタについてぱその構成がＮＰＮトランジスタと
異なる方法で形成されている。従来例を第１図を参照し
て説明する。第１図において１はアイソレーシヨン拡散
層、２はＮ−エピタキシヤル層、３はＮ＋埋込み層、４
はｐ一基板、５はＮＰＮトランジスタのベース、６はＮ
ＰＮトランジスタのエミツタ、７はＮＰＮトランジスタ
のコレクター電極取り出し領域、８は横型ＰＮＰトラン
ジスタのコレクタ、９は横型ＰＮＰトランジスタのエミ
ツタ、１０は横型ＰＮＰトランジスタのベース電極取り
出し領域である。本構成の特徴は、ＰＮＰトランジスタ
がＮＰＮトランジスタの製造工程を全く変えずに出来る
ことである。つまり、ＰＮＰトランジスタのコレクタ８
とエミツタ９は、ＮＰＮトランジスタのベース５と同時
に形成され、ＰＮＰトランジスタのベース電極取り出し
領域１０は、ＮＰＮトランジスタのエミツタ一６、コレ
クタ電極取り出し領域７と同時に形成される。この製法
の容易さのために、横型ＰＮＰトランジスタは広く用い
られているが、この横型ＰＮＰトランジスタには次の欠
点がある。１つは、直流電流増巾率ＨＦＥが表面状態に
よつて大きく振られ、ＨＦＥの制御が難し〈、かつ高い
ＨＦＥを得ることが難しい。
ランジスタも回路構成上必要となることがない。そのた
め同一基板上に極性のことなるＮＰＮトランジスタとＰ
ＮＰトランジスタとを構成する必要が生じるので、ＮＰ
Ｎトランジスタを従来の二重拡散法で形成し、ＰＮＰト
ランジスタについてぱその構成がＮＰＮトランジスタと
異なる方法で形成されている。従来例を第１図を参照し
て説明する。第１図において１はアイソレーシヨン拡散
層、２はＮ−エピタキシヤル層、３はＮ＋埋込み層、４
はｐ一基板、５はＮＰＮトランジスタのベース、６はＮ
ＰＮトランジスタのエミツタ、７はＮＰＮトランジスタ
のコレクター電極取り出し領域、８は横型ＰＮＰトラン
ジスタのコレクタ、９は横型ＰＮＰトランジスタのエミ
ツタ、１０は横型ＰＮＰトランジスタのベース電極取り
出し領域である。本構成の特徴は、ＰＮＰトランジスタ
がＮＰＮトランジスタの製造工程を全く変えずに出来る
ことである。つまり、ＰＮＰトランジスタのコレクタ８
とエミツタ９は、ＮＰＮトランジスタのベース５と同時
に形成され、ＰＮＰトランジスタのベース電極取り出し
領域１０は、ＮＰＮトランジスタのエミツタ一６、コレ
クタ電極取り出し領域７と同時に形成される。この製法
の容易さのために、横型ＰＮＰトランジスタは広く用い
られているが、この横型ＰＮＰトランジスタには次の欠
点がある。１つは、直流電流増巾率ＨＦＥが表面状態に
よつて大きく振られ、ＨＦＥの制御が難し〈、かつ高い
ＨＦＥを得ることが難しい。
表面状態によつてＨＦＥが大きく振れる理由ぱ、ベース
巾の一番狭い所が表面附近となる構造となつているため
である。ベース巾の一番狭い所を深い位置にすれば表面
状態の影響を僅かにすることができる。他の欠点はトラ
ンジシヨン周波数ＦＴが低いことである。
巾の一番狭い所が表面附近となる構造となつているため
である。ベース巾の一番狭い所を深い位置にすれば表面
状態の影響を僅かにすることができる。他の欠点はトラ
ンジシヨン周波数ＦＴが低いことである。
ベース巾が表面附近で最も狭く深くなるにつれて広くな
るため高周波特性が悪く、ＦＴがせいぜい数ＭＨｚが現
状である。通常のＮＰＮトランジスタは２００ＭＨｚ程
度のＦＴであるため集積回路として用いた場合、回路に
よつてＰＮＰトランジスタのＦＴの低さのために、位相
遅れが生じ、発振の原因となる。更にまた他の欠点は電
流の通路が横方向であり、しかも通常はＮＰＮトランジ
スタのベース５でＰＮＰトランジスタのコレクタ８とエ
ミツタ９を作るため、電流容量が多く取れず、大電流用
途に使用出来ない。従つて本発明の目的は上述の欠点を
なくし、しかも製造工程があまり複雑にならず、高歩留
りで良い特性のＰＮＰトランジスタとＮＰＮトランジス
タとを同時に同一チツプ上に形成することができ、更に
寄生効果の発生を防止した半導体集積回路を得ることで
ある。以下本発明の一実施例を第２図を参照して説明す
る。
るため高周波特性が悪く、ＦＴがせいぜい数ＭＨｚが現
状である。通常のＮＰＮトランジスタは２００ＭＨｚ程
度のＦＴであるため集積回路として用いた場合、回路に
よつてＰＮＰトランジスタのＦＴの低さのために、位相
遅れが生じ、発振の原因となる。更にまた他の欠点は電
流の通路が横方向であり、しかも通常はＮＰＮトランジ
スタのベース５でＰＮＰトランジスタのコレクタ８とエ
ミツタ９を作るため、電流容量が多く取れず、大電流用
途に使用出来ない。従つて本発明の目的は上述の欠点を
なくし、しかも製造工程があまり複雑にならず、高歩留
りで良い特性のＰＮＰトランジスタとＮＰＮトランジス
タとを同時に同一チツプ上に形成することができ、更に
寄生効果の発生を防止した半導体集積回路を得ることで
ある。以下本発明の一実施例を第２図を参照して説明す
る。
第２図において、アィソレーシヨン領域１１とエピタキ
シヤルベース型縦方向ＰＮＰトランジスタのコレクタ電
極取り出し領域１２（第４の半導体領域）とは同時に拡
散形成され、前記ＰＮＰトランジスタのエミツタ（第５
の半導体領域）１３とＮＰＮトランジスタのベース１６
（第６の半導体領域）とは同時に形成される。前記ＰＮ
Ｐトランジスタのベース電極取り出し領域１４とＮＰＮ
トランジスタのエミツタ（第７の半導体領域）１５とＮ
ＰＮトランジスタのコレクタ電極取り出し領域１７は共
にＮ＋で同時に拡散形成される。Ｎ−エピタキシヤル層
（第２のエピタキシヤル層）１８のｐ＋コレクタ１２及
びＰ−エピタキシャル層（第１のエピタキシヤル層）２
０で取り囲まれた部分ぱ前記ＰＮＰトランジスタのベー
スとなり、アイソレーシヨン領域１１とＰ−エピタキシ
ヤル層２０とＮ＋埋め込み領域（第２の半導体領域）２
３とで取り囲まれた部分Ｑ計１Ｎトランジスタのコレク
タとなる。Ｐ−エピタキシヤル層２０とＮ一単結晶基板
２２との間に形成されたＮ＋埋め込み領域（第１の半導
体領域）２１とＮ＋埋め込み領域（第３の半導体領域）
１９とでＰ−エピタキシヤル層２０の一部を取り囲んで
いる。この取り囲まれた部分は前記ＰＮＰトランジスタ
のコレクタとなる。なおＮ＋埋め込み領域２３はＮＰＮ
トランジスタのコレクタ・エミツタ間飽和電圧ＶｃＥ（
Ｓａｔ）を下げている。更に、Ｎーエピタキシヤル層を
貫通してＮ＋領域１９に達するようにＮ＋領域（第８の
半導体領域）２４を形成する。このＮ＋領域２４ぱアイ
ソレーシヨン領域と電気的に短絡される。第２図のＰＮ
Ｐトランジスタぱ次のようにして形成される。
シヤルベース型縦方向ＰＮＰトランジスタのコレクタ電
極取り出し領域１２（第４の半導体領域）とは同時に拡
散形成され、前記ＰＮＰトランジスタのエミツタ（第５
の半導体領域）１３とＮＰＮトランジスタのベース１６
（第６の半導体領域）とは同時に形成される。前記ＰＮ
Ｐトランジスタのベース電極取り出し領域１４とＮＰＮ
トランジスタのエミツタ（第７の半導体領域）１５とＮ
ＰＮトランジスタのコレクタ電極取り出し領域１７は共
にＮ＋で同時に拡散形成される。Ｎ−エピタキシヤル層
（第２のエピタキシヤル層）１８のｐ＋コレクタ１２及
びＰ−エピタキシャル層（第１のエピタキシヤル層）２
０で取り囲まれた部分ぱ前記ＰＮＰトランジスタのベー
スとなり、アイソレーシヨン領域１１とＰ−エピタキシ
ヤル層２０とＮ＋埋め込み領域（第２の半導体領域）２
３とで取り囲まれた部分Ｑ計１Ｎトランジスタのコレク
タとなる。Ｐ−エピタキシヤル層２０とＮ一単結晶基板
２２との間に形成されたＮ＋埋め込み領域（第１の半導
体領域）２１とＮ＋埋め込み領域（第３の半導体領域）
１９とでＰ−エピタキシヤル層２０の一部を取り囲んで
いる。この取り囲まれた部分は前記ＰＮＰトランジスタ
のコレクタとなる。なおＮ＋埋め込み領域２３はＮＰＮ
トランジスタのコレクタ・エミツタ間飽和電圧ＶｃＥ（
Ｓａｔ）を下げている。更に、Ｎーエピタキシヤル層を
貫通してＮ＋領域１９に達するようにＮ＋領域（第８の
半導体領域）２４を形成する。このＮ＋領域２４ぱアイ
ソレーシヨン領域と電気的に短絡される。第２図のＰＮ
Ｐトランジスタぱ次のようにして形成される。
まずＮ一型単結晶基板２２の一主面から所定の部分にＰ
Ｎ接合が前記一主面で終端するように形成されたＮ＋領
域２１を形成し、前記一主面上にＰ−エピタキシヤル層
２０を形成する。更にＮ＋領域１９をＰ−エピタキシヤ
ル層２０の表面から所定の部分にＰＮ接合が前記表面で
終端し、更にＮ＋領域２１と一体となつてＰ−エピタキ
シヤル層２０を島状に分断するように形成する。更にＮ
−エピタキシヤル層１８をＰ−エピタキシヤル層２０の
表面上に形成する。更にＰ＋領域１２をＮ−エピタキシ
ヤル層１８の表面からＰＮ接合がこの表面で終端し、か
つＮ＋領域１９で囲われたＰ−エピタキシヤル層２０に
達し、Ｎ−エピタキシヤル層１８を島状に分断するよう
に形成する。更にＰ＋領域１３をＰ＋領域１２で囲われ
たＮ−エピタキシヤル層１８の表面からＰＮ接合がＮ−
エピタキシヤル層１８の表面で終端するように形成する
。更にＮ＋領域１４をＰ＋領域１２で囲まれたＮ−エピ
タキシヤル層１８に形成する。問題のＰＮＰトランジス
タはエピタキシヤル成長を終了した段階以降はＮＰＮト
ランジスタを作るのと同時に作ることができるので、製
造工程ぱ全く従来と変る所がない。しかも第２図では縦
方向のみを拡大して描いてあるが、実際の寸法では、こ
のＰＮＰトランジスタのベース巾の最も狭い部分はエミ
ッター１３とＰ−エピタキシヤル層２０の間となつてお
り、ＨＦＥは表面の影響をほとんど受けず高い値を得る
ことができる。またＦＴもベース巾として効く部分のベ
ース巾ぱ均一であるため、適当なベース巾を与えること
により、充分高いＦＴを与えることができる。更に電流
が縦方向に流れるため図示の平面的なエミツタ一面積を
考慮することにより、大電流化が容易である。エピタキ
シャルウエハ一（Ｅｐｉｔａｘｉａｌｗａｆｅｒ）完成
までぱ従来のものと比較し、や々工程が多いが、特別の
技術上の問題がないプロセスで製造出来るため、歩留り
を高く出来る。次に上述のように、Ｎ一基板２２上にＰ
−エピタキシヤル層２０を形成し、さらにその上にＮー
エピタキシヤル層１８を形成しているので、潜在的に寄
生トランジスタが発生しやすい。
Ｎ接合が前記一主面で終端するように形成されたＮ＋領
域２１を形成し、前記一主面上にＰ−エピタキシヤル層
２０を形成する。更にＮ＋領域１９をＰ−エピタキシヤ
ル層２０の表面から所定の部分にＰＮ接合が前記表面で
終端し、更にＮ＋領域２１と一体となつてＰ−エピタキ
シヤル層２０を島状に分断するように形成する。更にＮ
−エピタキシヤル層１８をＰ−エピタキシヤル層２０の
表面上に形成する。更にＰ＋領域１２をＮ−エピタキシ
ヤル層１８の表面からＰＮ接合がこの表面で終端し、か
つＮ＋領域１９で囲われたＰ−エピタキシヤル層２０に
達し、Ｎ−エピタキシヤル層１８を島状に分断するよう
に形成する。更にＰ＋領域１３をＰ＋領域１２で囲われ
たＮ−エピタキシヤル層１８の表面からＰＮ接合がＮ−
エピタキシヤル層１８の表面で終端するように形成する
。更にＮ＋領域１４をＰ＋領域１２で囲まれたＮ−エピ
タキシヤル層１８に形成する。問題のＰＮＰトランジス
タはエピタキシヤル成長を終了した段階以降はＮＰＮト
ランジスタを作るのと同時に作ることができるので、製
造工程ぱ全く従来と変る所がない。しかも第２図では縦
方向のみを拡大して描いてあるが、実際の寸法では、こ
のＰＮＰトランジスタのベース巾の最も狭い部分はエミ
ッター１３とＰ−エピタキシヤル層２０の間となつてお
り、ＨＦＥは表面の影響をほとんど受けず高い値を得る
ことができる。またＦＴもベース巾として効く部分のベ
ース巾ぱ均一であるため、適当なベース巾を与えること
により、充分高いＦＴを与えることができる。更に電流
が縦方向に流れるため図示の平面的なエミツタ一面積を
考慮することにより、大電流化が容易である。エピタキ
シャルウエハ一（Ｅｐｉｔａｘｉａｌｗａｆｅｒ）完成
までぱ従来のものと比較し、や々工程が多いが、特別の
技術上の問題がないプロセスで製造出来るため、歩留り
を高く出来る。次に上述のように、Ｎ一基板２２上にＰ
−エピタキシヤル層２０を形成し、さらにその上にＮー
エピタキシヤル層１８を形成しているので、潜在的に寄
生トランジスタが発生しやすい。
Ｎ＋領域２４がない場合は、チツプの端部でＮ一基板２
２とＰ−エピタキシヤル層２０によるＰＮ接合と、Ｐ−
とエピタキシヤル層２０とＮ−エピタキシヤル層１８に
よるＰＮ接合とが露出し、通常はこの露出した部分でＰ
Ｎ接合が自然に外部汚染により短絡されるのであるが、
外部状況により、その程度が変化するので、あらゆる条
件下で寄生効果が皆無になる保証がない。このため第２
図に示すように、Ｎ＋領域２４とアインレーシヨン領域
１１とを短絡して寄生効果の生ずる余地をなくしている
。またＮ＋領域２４と隣接するアィソレーシヨン領域１
１は離れて形成されているが、当然の事ながら、これば
離さないで形成した方が面積の縮少に役立つ。またＮ＋
領域２４を形成する工程は、一般構造のバイポーラ集積
回路のＮＰＮトランジスタのコレクタ抵抗を小さくする
ために良く用いられる工程であり、特に難しいことでは
ない。ｐ−エピタキシヤル層２０の不純物濃度をＮーエ
ピタキシヤル層１８の不純物濃度より高くすれば各拡散
の工程により、ｐ−エピタキシャル層２０は浮上するこ
とになるが、点線２３のように最終工程で２段目のＮ＋
埋め込み領域１９の浮き上がり以下に抑えるように設計
しておけば、アイソレーシヨンは保たれたまま、ＰＮＰ
トランジスタのベース巾を狭〈することが可能であり、
ＰＮＰトランジスタの高いＨＦＥを得ることができる。
また１段目、２段目のＮ＋埋め込み領域１９，２１の不
純物としては、比較的拡散係数の遅いアンチモンを使う
ことが望ましい。リンＰを用いると拡散係数が大きいた
めに、各工程でＮ＋埋め込み領域１９，２１の浮き上が
りが大きく構造設計が困難となる。（例えば、ＰＮＰト
ランジスタの下部のＰ−エピタキシヤル層２０の島の部
分、ＮＰＮトランジスタのコレクタ耐圧の設計など）な
お、上述の実施例においてＰ型領域とＮ型領域を置換す
ることもできる。以上記載したように本発明によればＰ
ＮＰトランジスタとＮＰＮトランジスタを同一チツプ上
で形成した集積回路において、一方を２重拡散法で形成
し、他方をエピタキシヤルベース型トランジスタとする
ことにより、トランジスタのＨＦＥを大にし、かつＨＦ
Ｅに対する表面状態の影響を僅かにすることができ、Ｆ
Ｔを高くでき、電流容量を大きくすることができる。
２とＰ−エピタキシヤル層２０によるＰＮ接合と、Ｐ−
とエピタキシヤル層２０とＮ−エピタキシヤル層１８に
よるＰＮ接合とが露出し、通常はこの露出した部分でＰ
Ｎ接合が自然に外部汚染により短絡されるのであるが、
外部状況により、その程度が変化するので、あらゆる条
件下で寄生効果が皆無になる保証がない。このため第２
図に示すように、Ｎ＋領域２４とアインレーシヨン領域
１１とを短絡して寄生効果の生ずる余地をなくしている
。またＮ＋領域２４と隣接するアィソレーシヨン領域１
１は離れて形成されているが、当然の事ながら、これば
離さないで形成した方が面積の縮少に役立つ。またＮ＋
領域２４を形成する工程は、一般構造のバイポーラ集積
回路のＮＰＮトランジスタのコレクタ抵抗を小さくする
ために良く用いられる工程であり、特に難しいことでは
ない。ｐ−エピタキシヤル層２０の不純物濃度をＮーエ
ピタキシヤル層１８の不純物濃度より高くすれば各拡散
の工程により、ｐ−エピタキシャル層２０は浮上するこ
とになるが、点線２３のように最終工程で２段目のＮ＋
埋め込み領域１９の浮き上がり以下に抑えるように設計
しておけば、アイソレーシヨンは保たれたまま、ＰＮＰ
トランジスタのベース巾を狭〈することが可能であり、
ＰＮＰトランジスタの高いＨＦＥを得ることができる。
また１段目、２段目のＮ＋埋め込み領域１９，２１の不
純物としては、比較的拡散係数の遅いアンチモンを使う
ことが望ましい。リンＰを用いると拡散係数が大きいた
めに、各工程でＮ＋埋め込み領域１９，２１の浮き上が
りが大きく構造設計が困難となる。（例えば、ＰＮＰト
ランジスタの下部のＰ−エピタキシヤル層２０の島の部
分、ＮＰＮトランジスタのコレクタ耐圧の設計など）な
お、上述の実施例においてＰ型領域とＮ型領域を置換す
ることもできる。以上記載したように本発明によればＰ
ＮＰトランジスタとＮＰＮトランジスタを同一チツプ上
で形成した集積回路において、一方を２重拡散法で形成
し、他方をエピタキシヤルベース型トランジスタとする
ことにより、トランジスタのＨＦＥを大にし、かつＨＦ
Ｅに対する表面状態の影響を僅かにすることができ、Ｆ
Ｔを高くでき、電流容量を大きくすることができる。
しかも製造工程があまり複雑にならず高歩留となる。更
に寄生効果の発生を防止することができる。更にＰ−エ
ピタキシヤル層２０の不純物濃度をＮ−エピタキシヤル
層１８の不純物濃度より高くすることにより、縦方向エ
ピタキシヤルベース型トランジスタのＨＦＥを一層大に
することができる。更にＮ＋埋め込み領域１９，２１の
不純物として、アンチモンを使用することにより、エピ
タキシヤルベース型縦方向ＰＮＰトランジスタの構造設
計を容易にすることができる。
に寄生効果の発生を防止することができる。更にＰ−エ
ピタキシヤル層２０の不純物濃度をＮ−エピタキシヤル
層１８の不純物濃度より高くすることにより、縦方向エ
ピタキシヤルベース型トランジスタのＨＦＥを一層大に
することができる。更にＮ＋埋め込み領域１９，２１の
不純物として、アンチモンを使用することにより、エピ
タキシヤルベース型縦方向ＰＮＰトランジスタの構造設
計を容易にすることができる。
更に縦方向トランジスタのコレクタ領域と同時に縦方向
トランジスタの外周と他の部分を分離するアィソレーシ
ヨン領域１１を同時に形成することができ、工程を短縮
することができる。
トランジスタの外周と他の部分を分離するアィソレーシ
ヨン領域１１を同時に形成することができ、工程を短縮
することができる。
更にエピタキシヤルベース型縦方向トランジスタのエミ
ツタ１３と同時に二重拡散型トランジスタのベース１６
を形成し、エピタキシヤルベース型縦方向トランジスタ
のベース電極取り出し領域１４と二重拡散型トランジス
タのエミツタ１５と、二重拡散型トランジスタのコレク
タ１７とを同時に形成することにより工程を大巾に短縮
することができる。
ツタ１３と同時に二重拡散型トランジスタのベース１６
を形成し、エピタキシヤルベース型縦方向トランジスタ
のベース電極取り出し領域１４と二重拡散型トランジス
タのエミツタ１５と、二重拡散型トランジスタのコレク
タ１７とを同時に形成することにより工程を大巾に短縮
することができる。
第１図は従来例の断面図、第２図は本発明の一実施例の
断面図である。 １１・・・Ｐ＋領域（アィソレーシヨン領域）、１２・
・・Ｐ＋領域（第４の半導体領域）、１３・・・Ｐ＋領
域（第５の半導体領域→、１４・・・Ｎ＋領域（ベース
電極取り出し領域）、１５・・・Ｎ＋領域（第７の半導
体領域）、１６・・・Ｐ＋領域（第６の半導体領域）、
１７・・・Ｎ＋領域（コレクタ電極取り出し領域）、１
８・・・Ｎ−エピタ、キシヤル層（第２のエピタキシヤ
ル層）、１９・・・Ｎ＋領域（第３の半導体領域）、２
０・・・Ｐ−エピタキシヤル層（第１のエピタキシヤル
層）、２１・・・Ｎ＋領域（第１の半導体領域）、２２
−・・Ｎ一基板、２３・・・Ｎ＋領域（第２の半導体領
域）、２４・・・Ｎ＋領域（第８の半導体領域）。
断面図である。 １１・・・Ｐ＋領域（アィソレーシヨン領域）、１２・
・・Ｐ＋領域（第４の半導体領域）、１３・・・Ｐ＋領
域（第５の半導体領域→、１４・・・Ｎ＋領域（ベース
電極取り出し領域）、１５・・・Ｎ＋領域（第７の半導
体領域）、１６・・・Ｐ＋領域（第６の半導体領域）、
１７・・・Ｎ＋領域（コレクタ電極取り出し領域）、１
８・・・Ｎ−エピタ、キシヤル層（第２のエピタキシヤ
ル層）、１９・・・Ｎ＋領域（第３の半導体領域）、２
０・・・Ｐ−エピタキシヤル層（第１のエピタキシヤル
層）、２１・・・Ｎ＋領域（第１の半導体領域）、２２
−・・Ｎ一基板、２３・・・Ｎ＋領域（第２の半導体領
域）、２４・・・Ｎ＋領域（第８の半導体領域）。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の単結晶基板と、この基板の一主面の所定
部分にＰＮ接合が前記一主面で終端するように形成され
、更に前記基板より不純物濃度が高い一導電型の第１の
半導体領域と、前記一主面上に形成された反対導電型の
第１のエピタキシャル層と、この層の表面から所定の部
分にＰＮ接合が前記表面で終端するように形成された一
導電型の第２の半導体領域並びに前記第１の半導体領域
と一体となつて前記第１のエピタキシャル層を島状に分
断する一導電型の第３の半導体領域と、前記第１のエピ
タキシャル層及び第２、第３の半導体領域の表面上に形
成された一導電型の第２のエピタキシヤル層と、この第
２のエピタキシャル層の表面からＰＮ接合がこの表面で
終端し、更に前記第３の半導体領域で囲われた前記第１
のエピタキシャル層に達し、前記第２のエピタキシャル
層を島状に分断する反対導電型の第４の半導体領域並び
に前記第２の半導体領域の外側の前記第１のエピタキシ
ャル層に達し前記第２のエピタキシャル層を島状に分断
する反対導電型のアイソレーシヨン領域と、前記第４の
半導体領域並びに前記アイソレーシヨン領域でそれぞれ
囲われた第２のエピタキシャル層表面にＰＮ接合がその
表面で終端するようにそれぞれ形成された反対導電型の
第５及び第６の半導体領域と、この第６の半導体領域表
面上に形成された一導電型の第７の半導体領域と、前記
第４の半導体領域と前記アイソレーシヨン領域との間の
前記第２のエピタキシャル層にその表面から前記第３の
半導体領域に達し、更に前記アイソレーシヨン領域と電
気的に短絡している一導電型の第８の半導体領域とから
成り、前記第５の半導体領域をエミッタとし、前記第４
の領域で囲われた第２のエピタキシャル層をベースとし
、前記第４の半導体領域をコレクタとするエピタキシャ
ルベース型縦方向トランジスタ並びに前記第７の半導体
領域をエミッタとし、前記第６の半導体領域をベースと
し、前記アイソレーシヨン領域で囲われる前記第２のエ
ピタキシャル層をコレクタとする反対型の縦方向トラン
ジスタを具備することを特徴とする半導体集積回路。 ２ 第１の特許請求の範囲において、前記第１のエピタ
キシャル層の不純物濃度を前記第２のエピタキシャル層
の不純物濃度より高くしたことを特徴とする半導体集積
回路。 ３ 第１の特許請求の範囲において、前記第１及び第３
の半導体領域のＮ型不純物としてアンチモンを使用した
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50048191A JPS5917544B2 (ja) | 1975-04-22 | 1975-04-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50048191A JPS5917544B2 (ja) | 1975-04-22 | 1975-04-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51123579A JPS51123579A (en) | 1976-10-28 |
| JPS5917544B2 true JPS5917544B2 (ja) | 1984-04-21 |
Family
ID=12796484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50048191A Expired JPS5917544B2 (ja) | 1975-04-22 | 1975-04-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917544B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56101766A (en) * | 1980-01-18 | 1981-08-14 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS5989433A (ja) * | 1982-11-15 | 1984-05-23 | Sanyo Electric Co Ltd | バイポ−ラ型集積回路 |
| JPS59152658A (ja) * | 1983-02-21 | 1984-08-31 | Toko Inc | 半導体装置とその製造方法 |
| JPS6045032A (ja) * | 1983-08-22 | 1985-03-11 | Sanyo Electric Co Ltd | 半導岩集積回路 |
| JPS6047434A (ja) * | 1983-08-24 | 1985-03-14 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPS6337644A (ja) * | 1986-07-31 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0691194B2 (ja) * | 1986-12-19 | 1994-11-14 | ロ−ム株式会社 | 半導体集積回路の寄生効果防止方法 |
-
1975
- 1975-04-22 JP JP50048191A patent/JPS5917544B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51123579A (en) | 1976-10-28 |
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