JPS6337644A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6337644A JPS6337644A JP61180602A JP18060286A JPS6337644A JP S6337644 A JPS6337644 A JP S6337644A JP 61180602 A JP61180602 A JP 61180602A JP 18060286 A JP18060286 A JP 18060286A JP S6337644 A JPS6337644 A JP S6337644A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- short
- layer
- island
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000009792 diffusion process Methods 0.000 claims abstract description 63
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 19
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000000926 separation method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にアナログ素
子とディジタル素子を１チツプ化して成る１” Ｌ （
Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ ｌｏｇｉ
ｃ）回路であってパワーＩＣ、モータ用ＩＣ等大電流を
扱うバイポーラＩＣのラフチアツブ現象を防止したもの
に関するものである。
子とディジタル素子を１チツプ化して成る１” Ｌ （
Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ ｌｏｇｉ
ｃ）回路であってパワーＩＣ、モータ用ＩＣ等大電流を
扱うバイポーラＩＣのラフチアツブ現象を防止したもの
に関するものである。
第３図に、従来回路のパターン例を、第４図に従来の構
造例を示す。第３図に於いて、Ａ、Ｂはｐｎ接合分離に
より絶縁された各種回路素子を集積化するための第１．
第２の島であり、１はｐ拡散で構成された抵抗素子、２
は第１の島への電位を固定するためのｎ゛拡散層である
。３はｐ型分離層、４は第２の島Ｂに形成されたｎ゛拡
散層、５．７はｐ拡散層、６はｐ拡散Ｉ′！Ｉ５内に形
成されたｎ゛拡散層である。又Ｃ＋、ＣＺ＋Ｃ４，Ｃｈ
、Ｃｑは各拡散層のアルミ配線と電気接触をとるための
コンタクト部、１０はコンタクト部Ｃ４のアルミ配線例
である。上記拡散１１５１〜７の縦方向の構造例を示す
と、第４図のようになる。
造例を示す。第３図に於いて、Ａ、Ｂはｐｎ接合分離に
より絶縁された各種回路素子を集積化するための第１．
第２の島であり、１はｐ拡散で構成された抵抗素子、２
は第１の島への電位を固定するためのｎ゛拡散層である
。３はｐ型分離層、４は第２の島Ｂに形成されたｎ゛拡
散層、５．７はｐ拡散層、６はｐ拡散Ｉ′！Ｉ５内に形
成されたｎ゛拡散層である。又Ｃ＋、ＣＺ＋Ｃ４，Ｃｈ
、Ｃｑは各拡散層のアルミ配線と電気接触をとるための
コンタクト部、１０はコンタクト部Ｃ４のアルミ配線例
である。上記拡散１１５１〜７の縦方向の構造例を示す
と、第４図のようになる。
次に動作について説明する。第４図において、第１の島
Ａに集積化された抵抗１は、アルミ配線（図示せず）を
経由して、他の回路部分に接続されている０通常第１の
島Ａでは、抵抗１１下側のｎ形エピタキシャル層とｐ型
分離層３との間の逆バイアス状態を確保するため、ｎ゛
拡散層２が■。、（電源電圧）等の回路的に高電圧側に
接続されている。又第２の島Ｂでは、Ｉ ” Ｌ （Ｉ
ｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ ｌｏｇｉｃ）
の回路、つまりｐＪｉ７をエミッタとし、ｎ″層４をベ
ース、ｐ１５をコレクタとする横力向ｐｎｐトランジス
タＱ１による電流注入回路と、ｎ″層６をコレクタ、ｐ
Ｊｉ５をベース、ｎｏ ４をエミッタとするｎｐｎ）ラ
ンジスタＱ２とにより第５図に示すＩ” Ｌのインバー
タ回路が構成されている０通常両島Ａ、Ｂは関係はなく
、ｐ分離層３を最低電位にすることにより、両島Ａ、Ｂ
は、電気的に絶縁されている。
Ａに集積化された抵抗１は、アルミ配線（図示せず）を
経由して、他の回路部分に接続されている０通常第１の
島Ａでは、抵抗１１下側のｎ形エピタキシャル層とｐ型
分離層３との間の逆バイアス状態を確保するため、ｎ゛
拡散層２が■。、（電源電圧）等の回路的に高電圧側に
接続されている。又第２の島Ｂでは、Ｉ ” Ｌ （Ｉ
ｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ ｌｏｇｉｃ）
の回路、つまりｐＪｉ７をエミッタとし、ｎ″層４をベ
ース、ｐ１５をコレクタとする横力向ｐｎｐトランジス
タＱ１による電流注入回路と、ｎ″層６をコレクタ、ｐ
Ｊｉ５をベース、ｎｏ ４をエミッタとするｎｐｎ）ラ
ンジスタＱ２とにより第５図に示すＩ” Ｌのインバー
タ回路が構成されている０通常両島Ａ、Ｂは関係はなく
、ｐ分離層３を最低電位にすることにより、両島Ａ、Ｂ
は、電気的に絶縁されている。
第３図に示す従来装置では、通常回路動作状態、即ち島
Ａでｐ抵抗１が正常バイアス状態で動作している場合に
は問題ないが、抵抗１に、電位の低い側よりサージ等の
外乱ノイズが印加され、抵抗１のｐ型層の電位が島Ａの
電位よりも高い電圧になった場合、第４図に示すように
、抵抗１のｐ型層をエミッタ、ｎ゛拡散層２をベース、
ｐ型分離ＷＪ３をコレクタとする横方向ｐｎｐ）ランジ
スタＱ、が生じ、これにより島Ｂ内では、回路的にアー
ス電圧であるｎ°拡散層４と、分Ｍ層３との間に、電位
差が生じて、島Ａのｎ”ｌｉ２をコレクタ、分離１３を
ベース、島Ｂのｎ″層４をエミッタとする横方向ｎｐｎ
トランジスタＱ４が発生し、上記トランジスタＱ、、Ｑ
、の寄生効果によりサイリスタ動作（ラッチアップ）を
生じ、電源電圧がオフになるまで、異常電流が継続して
流れ、最終的にはＩＣ破壊に到るという問題があった。
Ａでｐ抵抗１が正常バイアス状態で動作している場合に
は問題ないが、抵抗１に、電位の低い側よりサージ等の
外乱ノイズが印加され、抵抗１のｐ型層の電位が島Ａの
電位よりも高い電圧になった場合、第４図に示すように
、抵抗１のｐ型層をエミッタ、ｎ゛拡散層２をベース、
ｐ型分離ＷＪ３をコレクタとする横方向ｐｎｐ）ランジ
スタＱ、が生じ、これにより島Ｂ内では、回路的にアー
ス電圧であるｎ°拡散層４と、分Ｍ層３との間に、電位
差が生じて、島Ａのｎ”ｌｉ２をコレクタ、分離１３を
ベース、島Ｂのｎ″層４をエミッタとする横方向ｎｐｎ
トランジスタＱ４が発生し、上記トランジスタＱ、、Ｑ
、の寄生効果によりサイリスタ動作（ラッチアップ）を
生じ、電源電圧がオフになるまで、異常電流が継続して
流れ、最終的にはＩＣ破壊に到るという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、異常電流が流れても、サイリスタ動作により
大電流が無制限に流れる異常動作を抑えることができる
半導体集積回路装置を提供することを目的とする。
たもので、異常電流が流れても、サイリスタ動作により
大電流が無制限に流れる異常動作を抑えることができる
半導体集積回路装置を提供することを目的とする。
本発明に係る半導体集積回路装置は、上述のサイリスタ
動作を抑えるため、寄生横方向ｎｐｎ）ランジスタのベ
ース（分離層ｐ）とエミッタ（第２の島のｎエピタキシ
ャル層）の電圧差が、通常ｐ分離層の抵抗分、エピタキ
シャル層の抵抗分に１” Ｌ回路の回路電流又は寄生動
作時の電流が流れることにより生じることに着目し、第
２の島のｎ型エピタキシャル層とこれに隣接する分１１
ｆｔｉＦＪとを短絡する短絡手段を設けたものであり、
上記短絡手段としては例えば ■ 上記第２の島のｎ゛拡散層とｐ型分離層とをアルミ
配線により直接短絡するようにしたもの、■ 第２の島
のｎ″層にオーバーラツプするよう上記分離層にｐ拡散
層を導入し、該ｐ型拡散層と上記ｎ゛拡散層とをＡ１配
線で短絡するようにしたもの、 ■ 上記ｐ型分離層の／ｌ配線と第２の島のｎ″層の／
ｌ［（アース）とをボンディングパソトに隣接させて上
記ｐ型分離層とｎ″層とを短絡するようにしたものが考
えられる。
動作を抑えるため、寄生横方向ｎｐｎ）ランジスタのベ
ース（分離層ｐ）とエミッタ（第２の島のｎエピタキシ
ャル層）の電圧差が、通常ｐ分離層の抵抗分、エピタキ
シャル層の抵抗分に１” Ｌ回路の回路電流又は寄生動
作時の電流が流れることにより生じることに着目し、第
２の島のｎ型エピタキシャル層とこれに隣接する分１１
ｆｔｉＦＪとを短絡する短絡手段を設けたものであり、
上記短絡手段としては例えば ■ 上記第２の島のｎ゛拡散層とｐ型分離層とをアルミ
配線により直接短絡するようにしたもの、■ 第２の島
のｎ″層にオーバーラツプするよう上記分離層にｐ拡散
層を導入し、該ｐ型拡散層と上記ｎ゛拡散層とをＡ１配
線で短絡するようにしたもの、 ■ 上記ｐ型分離層の／ｌ配線と第２の島のｎ″層の／
ｌ［（アース）とをボンディングパソトに隣接させて上
記ｐ型分離層とｎ″層とを短絡するようにしたものが考
えられる。
本発明においては、上述のようにｐ型分離層と、１”Ｌ
回路が含まれる第２の島のエピタキシャル層とを同−又
は隣接するＡ ｌ ｋｍによりショートするようにした
から、ｐ型分離層の抵抗分、又はエピタキシャル層の抵
抗分、配線用Ａβの線長に依存するＡｌ線の抵抗分等に
より生じる寄生ｎｐｎトランジスタのベース、エミッタ
間の電圧差をなくすことができ、寄生サイリスタ動作を
抑えることができる。
回路が含まれる第２の島のエピタキシャル層とを同−又
は隣接するＡ ｌ ｋｍによりショートするようにした
から、ｐ型分離層の抵抗分、又はエピタキシャル層の抵
抗分、配線用Ａβの線長に依存するＡｌ線の抵抗分等に
より生じる寄生ｎｐｎトランジスタのベース、エミッタ
間の電圧差をなくすことができ、寄生サイリスタ動作を
抑えることができる。
以下、本発明の実施例を図について説明する。
第１図において、第１の島Ａ内に構成され島電位をとる
ためのｎ゛拡散２． ｐ拡散抵抗４． ｐ拡散層５
．７．及びｐ拡散層５内に拡散されたｎ。
ためのｎ゛拡散２． ｐ拡散抵抗４． ｐ拡散層５
．７．及びｐ拡散層５内に拡散されたｎ。
拡散層６は、第３図の従来例と同じである。又アルミ配
線との接触をとるための各層内に設けられたコンタクト
Ｃ＋、Ｃｚ、Ｃａ、Ｃ６，Ｃ？ も従来例と同じである
。１５．１５ａはそれぞれｐ型不純物をｐ分離層３内及
びその近傍、あるいはｐ型分離層から第２の島Ｂのｎ゛
拡散層４１オーバーラツプする所まで拡散して形成した
ｐ型拡散層、Ｃ１５゜Ｃ１５ａはｉ１４ ｐ型拡散１１
５．１５ａ層内に設けられたコンタクトである。１０は
第２の島Ｂの電位を決定するｎ゛拡散層４と分離ｒｒＡ
３を直接短絡するアルミ配線の一例でありここでアルミ
１０はできるだけＧＮＤ用のボンディングバット１６に
接近させることが望ましい。また第２図は、本実施例の
縦構造例を示す断面図である。
線との接触をとるための各層内に設けられたコンタクト
Ｃ＋、Ｃｚ、Ｃａ、Ｃ６，Ｃ？ も従来例と同じである
。１５．１５ａはそれぞれｐ型不純物をｐ分離層３内及
びその近傍、あるいはｐ型分離層から第２の島Ｂのｎ゛
拡散層４１オーバーラツプする所まで拡散して形成した
ｐ型拡散層、Ｃ１５゜Ｃ１５ａはｉ１４ ｐ型拡散１１
５．１５ａ層内に設けられたコンタクトである。１０は
第２の島Ｂの電位を決定するｎ゛拡散層４と分離ｒｒＡ
３を直接短絡するアルミ配線の一例でありここでアルミ
１０はできるだけＧＮＤ用のボンディングバット１６に
接近させることが望ましい。また第２図は、本実施例の
縦構造例を示す断面図である。
次に本発明の短絡手段の具体的な構成及びその作用効果
を従来例との比較において説明する。
を従来例との比較において説明する。
まず第１図において、正常動作状態では、第１の島Ａで
は、抵抗１は拡散抵抗として、また第２の島Ｂでは、第
５図で示される１”Ｌ回路が正常状態で動作している。
は、抵抗１は拡散抵抗として、また第２の島Ｂでは、第
５図で示される１”Ｌ回路が正常状態で動作している。
このような状態で島Ａのｐ拡散層１にｎ゛拡散層２の電
圧より高い電圧のサージ等の外乱電圧が印加された場合
、ｐ拡散層１とｎ°拡散層２間で、ｐｎ接合が順方向に
バイアスされ、９分１ｉＩＪｉ３をコレクタとする寄生
ｐｎｐトランジスタＱ３が動作する。このｐｎｐ）ラン
ジスタＱ、の動作では、電流はｐ拡散抵抗１を通らず、
接合方向に供給されるため、制限抵抗が分離層３の抵抗
分のみとなり、過大な電流が流れる。
圧より高い電圧のサージ等の外乱電圧が印加された場合
、ｐ拡散層１とｎ°拡散層２間で、ｐｎ接合が順方向に
バイアスされ、９分１ｉＩＪｉ３をコレクタとする寄生
ｐｎｐトランジスタＱ３が動作する。このｐｎｐ）ラン
ジスタＱ、の動作では、電流はｐ拡散抵抗１を通らず、
接合方向に供給されるため、制限抵抗が分離層３の抵抗
分のみとなり、過大な電流が流れる。
これによりｐ分離層３の電圧は、通常アース電圧である
ものが、異常電流が流れるため、上昇して通常回路的に
アース電圧となっている第２の島Ｂのｎ゛層４電圧より
もあがり、ｎ゛拡散Ｊｉ４゜分離層３が順方向にバイア
スされるようになると、ｎ゛拡散層２をコレクタ、分離
層３をベース、ｎ”拡散層４をエミッタとする寄生ｎｐ
ｎ ）ランジスタＱ４が動作し、上記寄生ｐｎｐ ）ラ
ンジスタ動作と連動し、寄生サイリスタ動作をひきおこ
す。
ものが、異常電流が流れるため、上昇して通常回路的に
アース電圧となっている第２の島Ｂのｎ゛層４電圧より
もあがり、ｎ゛拡散Ｊｉ４゜分離層３が順方向にバイア
スされるようになると、ｎ゛拡散層２をコレクタ、分離
層３をベース、ｎ”拡散層４をエミッタとする寄生ｎｐ
ｎ ）ランジスタＱ４が動作し、上記寄生ｐｎｐ ）ラ
ンジスタ動作と連動し、寄生サイリスタ動作をひきおこ
す。
このような従来回路に対し、本発明では上記短絡手段を
例えば下記■、■、■のように構成している。
例えば下記■、■、■のように構成している。
■ １”Ｌの島（第２の島Ｂ）に隣接する分離層３に電
極取出し用のｐ拡散層１５を、さらに核層１５にコンタ
クトＣ１５を設け、第２の島の電位を決定するｎ゛拡散
層４と上記ｐ分離層３とを第１図に示すようにアルミ配
線１０により直接ショートする、つまり寄生ｎｐｎ）ラ
ンジスタＱ４のベース−エミッタ間をアルミ配線により
短絡するようにする。
極取出し用のｐ拡散層１５を、さらに核層１５にコンタ
クトＣ１５を設け、第２の島の電位を決定するｎ゛拡散
層４と上記ｐ分離層３とを第１図に示すようにアルミ配
線１０により直接ショートする、つまり寄生ｎｐｎ）ラ
ンジスタＱ４のベース−エミッタ間をアルミ配線により
短絡するようにする。
■ パターン的に直接Ａ６配線によりショートできない
場合には、第１図に示すようにｐ型分離層３から第２の
！：５Ｂのｎ゛拡散層４をオーバーラツプする所まで拡
散して形成されたｐ拡散層１５ａとｎ゛拡散Ｆｉ４とを
アルミ配線によりショートして、上記と同様に寄生ｎｐ
ｎ）ランジスタＱ４の動作を抑えるようにする。
場合には、第１図に示すようにｐ型分離層３から第２の
！：５Ｂのｎ゛拡散層４をオーバーラツプする所まで拡
散して形成されたｐ拡散層１５ａとｎ゛拡散Ｆｉ４とを
アルミ配線によりショートして、上記と同様に寄生ｎｐ
ｎ）ランジスタＱ４の動作を抑えるようにする。
■ 第２の島Ｂのｎ゛拡散層４及び隣接する第１の島の
分離層３のアース電位用アルミ配線を、全回路のアース
電位をきめるボンディングバットに近接させて配置して
、ｐ分離層３のアルミ配線及び第２の島Ｂのｎ゛拡散Ｎ
４のアルミ配線をできるだけ全体回路の最終アース電位
（アース用ボンディングパノト電圧）に近づけ、これに
より、アース配線用アルミ抵抗による電圧降下が起因す
る寄生ｎｐｎ）ランジスタ動作の発生を抑えるようにす
る。
分離層３のアース電位用アルミ配線を、全回路のアース
電位をきめるボンディングバットに近接させて配置して
、ｐ分離層３のアルミ配線及び第２の島Ｂのｎ゛拡散Ｎ
４のアルミ配線をできるだけ全体回路の最終アース電位
（アース用ボンディングパノト電圧）に近づけ、これに
より、アース配線用アルミ抵抗による電圧降下が起因す
る寄生ｎｐｎ）ランジスタ動作の発生を抑えるようにす
る。
このように本実施例では上記寄生ｎｐｎ）ランジスタの
動作を、該トランジスタのエミッタとベースをショート
することにより抑え、ひいては、寄生サイリスタ動作（
ラッチアップ現象）を抑えることができる。
動作を、該トランジスタのエミッタとベースをショート
することにより抑え、ひいては、寄生サイリスタ動作（
ラッチアップ現象）を抑えることができる。
なお、上記実施例では、Ｉ”Ｌの島Ｂに隣接する、抵抗
（ｐ拡散）を含む島ＡとＩ” Ｌの島との間の寄生効果
の例を述べているが、本発明は、エピタキシャル層の電
位がアース又は負電位になる可能性をもつＩＣ回路には
同様に適用できる。
（ｐ拡散）を含む島ＡとＩ” Ｌの島との間の寄生効果
の例を述べているが、本発明は、エピタキシャル層の電
位がアース又は負電位になる可能性をもつＩＣ回路には
同様に適用できる。
以上のように本発明にかかる半導体集積回路装置によれ
ば、Ｉ” Ｌ回路が含まれる第２の島のエピタキシャル
層とこれに隣接する９分Ｍ１１とを同−又は隣接するＡ
Ｎ線によりショートする短絡手段を設けたので、サージ
等の異常過電圧による寄生サイリスタ動作すなわち過電
流ランチアップ現象の発生を防止することができる効果
がある。
ば、Ｉ” Ｌ回路が含まれる第２の島のエピタキシャル
層とこれに隣接する９分Ｍ１１とを同−又は隣接するＡ
Ｎ線によりショートする短絡手段を設けたので、サージ
等の異常過電圧による寄生サイリスタ動作すなわち過電
流ランチアップ現象の発生を防止することができる効果
がある。
第１図は、本発明の一実施例による半導体集積回路装置
の実施パターンを示す図、第２図は、第１図のへ朝市を
示す図、第３図は、従来のパターン例を示す図、第４図
は従来回路の縦構造例を示す図、第５図は、Ｉ”Ｌ回路
の例（インバータ回路）を示す図である。 図において、１・・・抵抗、２． ４． ６・・・ｎ“
拡散層、３・・・ｐ型分離層、５．７・・・拡散層、１
０・・・アルミ配線、１５，１５ａ・・・ｐ拡散層、Ｃ
１５，Ｃ１５ａ・・・コンタクト、１６・・・ボンディ
ングパソト。 なお図中同一符号は同−又は相当部分を示す。
の実施パターンを示す図、第２図は、第１図のへ朝市を
示す図、第３図は、従来のパターン例を示す図、第４図
は従来回路の縦構造例を示す図、第５図は、Ｉ”Ｌ回路
の例（インバータ回路）を示す図である。 図において、１・・・抵抗、２． ４． ６・・・ｎ“
拡散層、３・・・ｐ型分離層、５．７・・・拡散層、１
０・・・アルミ配線、１５，１５ａ・・・ｐ拡散層、Ｃ
１５，Ｃ１５ａ・・・コンタクト、１６・・・ボンディ
ングパソト。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）少なくとも１個又は複数個のｐ拡散層又はｎ拡散
層を有する第１のｎ型素子領域と、該第１の素子領域近
傍にｐｎ接合分離用のｐ型分離拡散層を介して配置され
、その電位を固定するｎ＾＋拡散層を有し、電気回路の
アースとなる第２のｎ型素子領域とを備えた半導体集積
回路装置において、上記第２の素子領域と上記ｐ型分離
拡散層とを短絡する短絡手段を備えたことを特徴とする
半導体集積回路装置。 - （２）上記短絡手段は上記第２の素子領域の電位を固定
するｎ＾＋拡散層と、該第２の素子領域に隣接するｐ型
分離拡散層とを直接アルミ配線により短絡するようにし
たものであることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。 - （３）上記短絡手段は、上記ｐ型分離拡散層から第２の
素子領域のｎ＾＋拡散層にかけて該ｐ型分離拡散層より
は浅い他のｐ又はｐ＾＋拡散層を形成し、該ｐ又はｐ＾
＋拡散層と上記ｎ＾＋拡散層とをアルミ配線で短絡する
ようにしたものであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 - （４）上記短絡手段は上記ｐ型分離拡散層の電位を決め
るアルミ配線と上記第２の素子領域の電位を決めるアル
ミ配線とをアース用リード線をボンディングするための
ボンディングパットに隣接する位置にパターン配置して
上記ｐ型分離拡散層と上記第２の素子領域とを短絡する
ようにしたものであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180602A JPS6337644A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61180602A JPS6337644A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337644A true JPS6337644A (ja) | 1988-02-18 |
Family
ID=16086122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180602A Pending JPS6337644A (ja) | 1986-07-31 | 1986-07-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155757A (ja) * | 1986-12-19 | 1988-06-28 | Rohm Co Ltd | 半導体集積回路の寄生効果防止方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
| JPS58166740A (ja) * | 1982-03-26 | 1983-10-01 | Matsushita Electronics Corp | 半導体装置 |
-
1986
- 1986-07-31 JP JP61180602A patent/JPS6337644A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123579A (en) * | 1975-04-22 | 1976-10-28 | Toshiba Corp | Semiconductor integrating circuit |
| JPS58166740A (ja) * | 1982-03-26 | 1983-10-01 | Matsushita Electronics Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155757A (ja) * | 1986-12-19 | 1988-06-28 | Rohm Co Ltd | 半導体集積回路の寄生効果防止方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0103306B1 (en) | Semiconductor protective device | |
| US4131928A (en) | Voltage clamp device for monolithic circuits | |
| JPS6248901B2 (ja) | ||
| US4705322A (en) | Protection of inductive load switching transistors from inductive surge created overvoltage conditions | |
| USRE35486E (en) | Circuital arrangement for preventing latchup in transistors with insulated collectors | |
| US6013941A (en) | Bipolar transistor with collector surge voltage protection | |
| US5608259A (en) | Reverse current flow prevention in a diffused resistor | |
| JPS6337644A (ja) | 半導体集積回路装置 | |
| JP3459532B2 (ja) | 半導体集積回路およびその製造方法 | |
| US6304423B1 (en) | Input protection circuit for a semiconductor device | |
| JP2723904B2 (ja) | 静電保護素子及び静電保護回路 | |
| US6147852A (en) | Device for protecting an integrated circuit against electrostatic discharges | |
| JP3158534B2 (ja) | 半導体集積回路 | |
| JP2873008B2 (ja) | ラッチアップ防止および，静電放電保護装置 | |
| JPS6146989B2 (ja) | ||
| JPS6211787B2 (ja) | ||
| JPH1174468A (ja) | 半導体装置 | |
| JP3059906B2 (ja) | 半導体集積回路 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| JPH0715010A (ja) | 半導体装置の保護回路 | |
| JP2926801B2 (ja) | 半導体集積装置 | |
| JP2656045B2 (ja) | 静電放電保護回路 | |
| JP2725359B2 (ja) | 半導体集積回路装置 | |
| JPH0422163A (ja) | 半導体回路の保護装置 | |
| JP4106804B2 (ja) | 集積回路用保護装置 |