JPH1174468A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1174468A JPH1174468A JP23403197A JP23403197A JPH1174468A JP H1174468 A JPH1174468 A JP H1174468A JP 23403197 A JP23403197 A JP 23403197A JP 23403197 A JP23403197 A JP 23403197A JP H1174468 A JPH1174468 A JP H1174468A
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- protection
- transistor
- semiconductor device
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Abstract
(57)【要約】
【課題】電源電圧または共通電圧の何れか一方が開放状
態となった場合、内部回路を静電気等の大振幅ノイズか
ら有効に保護できない。 【解決手段】半導体回路１００と、当該内部回路１００
の電源電圧の供給端子ＶCCと共通電圧の供給端子ＶCOM
の何れか一方にコレクタが接続され、他方にベースが接
続され、信号端子Ａにエミッタが接続され、信号端子Ａ
に印加された大振幅電圧から内部回路１００を保護する
保護トランジスタ（例えば、寄生トランジスタＴＲ+ ）
とを有する。好ましくは、保護トランジスタＴＲ+ のコ
レクタが接続された一方の供給端子（例えば、ＶCOM）
と、信号端子Ａとの間に接続された保護ダイオード（例
えば、Ｄｉ- ）を有する。さらに、ベースとコレクタの
接続関係を逆にした負保護トランジスタを付加すること
もできる。
態となった場合、内部回路を静電気等の大振幅ノイズか
ら有効に保護できない。 【解決手段】半導体回路１００と、当該内部回路１００
の電源電圧の供給端子ＶCCと共通電圧の供給端子ＶCOM
の何れか一方にコレクタが接続され、他方にベースが接
続され、信号端子Ａにエミッタが接続され、信号端子Ａ
に印加された大振幅電圧から内部回路１００を保護する
保護トランジスタ（例えば、寄生トランジスタＴＲ+ ）
とを有する。好ましくは、保護トランジスタＴＲ+ のコ
レクタが接続された一方の供給端子（例えば、ＶCOM）
と、信号端子Ａとの間に接続された保護ダイオード（例
えば、Ｄｉ- ）を有する。さらに、ベースとコレクタの
接続関係を逆にした負保護トランジスタを付加すること
もできる。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気等の尖頭ノ
イズ（サージ）から内部回路を保護する機能を備えた半
導体装置に関する。
イズ（サージ）から内部回路を保護する機能を備えた半
導体装置に関する。
【０００２】
【従来の技術】一般に、半導体集積回路の静電強度の測
定基準には、端子に印加される電圧の種類（正負）によ
り、次表に示す４通りのモードがある。
定基準には、端子に印加される電圧の種類（正負）によ
り、次表に示す４通りのモードがある。
【０００３】
【表１】最高電位（例えば、電源電圧ＶCC）を基準と
した正電圧 最高電位を基準とした負電圧 最低電位（例えば、接地電位ＧＮＤまたは共通電位Ｖ
ＥＥ）を基準とした正電圧 最低電位を基準とした負電圧
した正電圧 最高電位を基準とした負電圧 最低電位（例えば、接地電位ＧＮＤまたは共通電位Ｖ
ＥＥ）を基準とした正電圧 最低電位を基準とした負電圧
【０００４】このような各種モードで印加される静電気
から内部回路を保護する保護素子としては、図７に示す
ように、正電圧に対する保護を担うダイオード（正保護
ダイオード）Ｄｉ+ と、負電圧に対する保護を担うダイ
オード（負ダイオード）Ｄｉ- とがペアで用いられるこ
とが一般的である。
から内部回路を保護する保護素子としては、図７に示す
ように、正電圧に対する保護を担うダイオード（正保護
ダイオード）Ｄｉ+ と、負電圧に対する保護を担うダイ
オード（負ダイオード）Ｄｉ- とがペアで用いられるこ
とが一般的である。
【０００５】正保護ダイオードＤｉ+ は、そのアノード
が保護対象である回路１００の信号端子Ａに接続され、
カソードが電源電圧ＶCCの供給端子に接続されている。
また、負保護ダイオードＤｉ- は、そのアノードが内部
回路１００の共通電圧ＶCOM（ＧＮＤ又はＶＥＥ）の供
給端子に接続され、カソードが前記信号端子Ａに接続さ
れている。
が保護対象である回路１００の信号端子Ａに接続され、
カソードが電源電圧ＶCCの供給端子に接続されている。
また、負保護ダイオードＤｉ- は、そのアノードが内部
回路１００の共通電圧ＶCOM（ＧＮＤ又はＶＥＥ）の供
給端子に接続され、カソードが前記信号端子Ａに接続さ
れている。
【０００６】
【発明が解決しようとする課題】ところが、この従来の
正負の保護ダイオードは、電源電圧ＶCCの供給端子また
は共通電圧ＶCOM の供給端子の何れかが開放状態にある
と、十分に保護機能を果たせないといった課題があっ
た。
正負の保護ダイオードは、電源電圧ＶCCの供給端子また
は共通電圧ＶCOM の供給端子の何れかが開放状態にある
と、十分に保護機能を果たせないといった課題があっ
た。
【０００７】図７において、電源電圧ＶCCの供給端子が
接続状態で共通電圧ＶCOM の供給端子が開放状態にある
場合、信号端子Ａに正のノイズが印加され、この端子Ａ
の電位が電源電圧ＶCCから、正保護ダイオードＤｉ+ を
構成するｐｎ接合のビルトインポテンシャルエネルギー
で決まる順電圧(forward voltage) Ｖf だけ高くなる
と、正保護ダイオードＤｉ+ が順方向に機能して電源電
圧供給線に電流を流すため内部回路１００はノイズから
保護される。しかし、この場合にノイズが負だと、共通
電圧ＶCOM の供給端子が開放状態にあるため負の保護ダ
イオードＤｉ- は機能できず、これら正負のダイオード
接続では保護回路１００を負ノイズから保護できない。
接続状態で共通電圧ＶCOM の供給端子が開放状態にある
場合、信号端子Ａに正のノイズが印加され、この端子Ａ
の電位が電源電圧ＶCCから、正保護ダイオードＤｉ+ を
構成するｐｎ接合のビルトインポテンシャルエネルギー
で決まる順電圧(forward voltage) Ｖf だけ高くなる
と、正保護ダイオードＤｉ+ が順方向に機能して電源電
圧供給線に電流を流すため内部回路１００はノイズから
保護される。しかし、この場合にノイズが負だと、共通
電圧ＶCOM の供給端子が開放状態にあるため負の保護ダ
イオードＤｉ- は機能できず、これら正負のダイオード
接続では保護回路１００を負ノイズから保護できない。
【０００８】一方、上記とは逆に共通電圧ＶCOM の供給
端子が接続状態で電源電圧ＶCCの供給端子が開放状態に
ある場合、信号端子Ａに負のノイズが印加され、この端
子Ａの電位が電源電圧ＶCOM から前記順電圧Ｖf だけ下
がると、負保護ダイオードＤｉ- が順方向に機能して共
通電圧供給線に電流を流すため内部回路１００はノイズ
から保護される。しかし、この場合にノイズが正だと、
電源電圧ＶCCの供給端子が開放状態にあるため正の保護
ダイオードＤｉ+ は機能できず、これら正負のダイオー
ド接続では保護回路１００を負ノイズから保護できな
い。
端子が接続状態で電源電圧ＶCCの供給端子が開放状態に
ある場合、信号端子Ａに負のノイズが印加され、この端
子Ａの電位が電源電圧ＶCOM から前記順電圧Ｖf だけ下
がると、負保護ダイオードＤｉ- が順方向に機能して共
通電圧供給線に電流を流すため内部回路１００はノイズ
から保護される。しかし、この場合にノイズが正だと、
電源電圧ＶCCの供給端子が開放状態にあるため正の保護
ダイオードＤｉ+ は機能できず、これら正負のダイオー
ド接続では保護回路１００を負ノイズから保護できな
い。
【０００９】すなわち、ＶCC又はＶCOM の一方側が開放
状態にあるときは、正保護ダイオードＤｉ+ は、先に示
した４通りの静電強度の測定基準のうちのモードにし
か有効でなく、負保護ダイオードＤｉ- はのモードに
しか有効でない。このため、例えば正負の保護ダイオー
ドを内部回路の入力段に内蔵しているＩＣを、導電性の
梱包容器から外したりＩＣソケットから抜き差しする際
に、上記した図７の保護ダイオード対は静電破壊に対し
有効に機能しない。
状態にあるときは、正保護ダイオードＤｉ+ は、先に示
した４通りの静電強度の測定基準のうちのモードにし
か有効でなく、負保護ダイオードＤｉ- はのモードに
しか有効でない。このため、例えば正負の保護ダイオー
ドを内部回路の入力段に内蔵しているＩＣを、導電性の
梱包容器から外したりＩＣソケットから抜き差しする際
に、上記した図７の保護ダイオード対は静電破壊に対し
有効に機能しない。
【００１０】本発明は、このような実情に鑑みてなさ
れ、その目的は、電源電圧または共通電圧の何れか一方
が開放状態となっても、内部回路を静電気等の大振幅ノ
イズから有効に保護する保護素子を備えた半導体装置を
提供することにある。
れ、その目的は、電源電圧または共通電圧の何れか一方
が開放状態となっても、内部回路を静電気等の大振幅ノ
イズから有効に保護する保護素子を備えた半導体装置を
提供することにある。
【００１１】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体装置では、ＶCC又はＶCOM の少なくとも一方側に保護
トランジスタを接続させる構成とした。すなわち、本発
明の半導体装置は、内部回路と、当該内部回路の電源電
圧の供給端子と共通電圧の供給端子の何れか一方にコレ
クタが接続され、他方にベースが接続され、前記内部回
路の信号端子にエミッタが接続され、前記信号端子に印
加された大振幅電圧から前記内部回路を保護する保護ト
ランジスタとを有することを特徴とする。好ましくは、
前記保護トランジスタのコレクタが接続された前記一方
の供給端子と、前記信号端子との間に接続された保護ダ
イオードを更に有する。また、前記保護トランジスタの
ベースが接続された前記他方の供給端子と、前記信号端
子との間に接続された保護ダイオードを有し、前記保護
トランジスタとして、前記保護ダイードをエミッタとベ
ース間のダイオードとして含む寄生トランジスタを用い
るとよい。
点を解決し、上記目的を達成するために、本発明の半導
体装置では、ＶCC又はＶCOM の少なくとも一方側に保護
トランジスタを接続させる構成とした。すなわち、本発
明の半導体装置は、内部回路と、当該内部回路の電源電
圧の供給端子と共通電圧の供給端子の何れか一方にコレ
クタが接続され、他方にベースが接続され、前記内部回
路の信号端子にエミッタが接続され、前記信号端子に印
加された大振幅電圧から前記内部回路を保護する保護ト
ランジスタとを有することを特徴とする。好ましくは、
前記保護トランジスタのコレクタが接続された前記一方
の供給端子と、前記信号端子との間に接続された保護ダ
イオードを更に有する。また、前記保護トランジスタの
ベースが接続された前記他方の供給端子と、前記信号端
子との間に接続された保護ダイオードを有し、前記保護
トランジスタとして、前記保護ダイードをエミッタとベ
ース間のダイオードとして含む寄生トランジスタを用い
るとよい。
【００１２】具体的に正ノイズに有効な本発明の半導体
装置は、第１導電型の半導体基板と、当該半導体基板に
形成された第２導電型の第１の不純物領域と、当該第１
の不純物領域に形成された第１導電型の第２の不純物領
域とを有し、前記保護ダイオードが、前記第１および第
２の不純物領域から構成され、前記保護トランジスタの
ベースが前記第１の不純物領域、エミッタが前記第２の
不純物領域、コレクタが半導体基板領域からそれぞれ構
成されている。また、負ノイズに有効な本発明の半導体
装置は、第１導電型の半導体基板と、当該半導体基板に
形成された第２導電型の第１の不純物領域と、当該第１
の不純物領域と第１導電型の素子分離層を挟んで離間す
る第２導電型の第２の不純物領域とを有し、前記保護ダ
イオードが、前記第２の不純物領域と半導体基板領域と
から構成され、前記保護トランジスタのベースが前記半
導体基板領域、エミッタが前記第２の不純物領域、コレ
クタが前記第１の不純物領域からそれぞれ構成されてい
る。
装置は、第１導電型の半導体基板と、当該半導体基板に
形成された第２導電型の第１の不純物領域と、当該第１
の不純物領域に形成された第１導電型の第２の不純物領
域とを有し、前記保護ダイオードが、前記第１および第
２の不純物領域から構成され、前記保護トランジスタの
ベースが前記第１の不純物領域、エミッタが前記第２の
不純物領域、コレクタが半導体基板領域からそれぞれ構
成されている。また、負ノイズに有効な本発明の半導体
装置は、第１導電型の半導体基板と、当該半導体基板に
形成された第２導電型の第１の不純物領域と、当該第１
の不純物領域と第１導電型の素子分離層を挟んで離間す
る第２導電型の第２の不純物領域とを有し、前記保護ダ
イオードが、前記第２の不純物領域と半導体基板領域と
から構成され、前記保護トランジスタのベースが前記半
導体基板領域、エミッタが前記第２の不純物領域、コレ
クタが前記第１の不純物領域からそれぞれ構成されてい
る。
【００１３】さらに、正負双方のノイズに有効な、本発
明の半導体装置は、内部回路と、当該内部回路の共通電
圧の供給端子にコレクタが接続され、前記内部回路の電
源電圧の供給端子にベースが接続され、前記内部回路の
信号端子にエミッタが接続され、前記信号端子に印加さ
れた正の大振幅電圧から前記内部回路を保護する第１の
保護トランジスタと、前記共通電圧の供給端子にベース
が接続され、前記電源電圧の供給端子にコレクタが接続
され、前記第１の保護トランジスタとエミッタが共通に
接続され、前記信号端子に印加された負の大振幅電圧か
ら前記内部回路を保護する第２の保護トランジスタとを
有することを特徴とする。
明の半導体装置は、内部回路と、当該内部回路の共通電
圧の供給端子にコレクタが接続され、前記内部回路の電
源電圧の供給端子にベースが接続され、前記内部回路の
信号端子にエミッタが接続され、前記信号端子に印加さ
れた正の大振幅電圧から前記内部回路を保護する第１の
保護トランジスタと、前記共通電圧の供給端子にベース
が接続され、前記電源電圧の供給端子にコレクタが接続
され、前記第１の保護トランジスタとエミッタが共通に
接続され、前記信号端子に印加された負の大振幅電圧か
ら前記内部回路を保護する第２の保護トランジスタとを
有することを特徴とする。
【００１４】このように構成される本発明の半導体装置
において、保護トランジスタは、そのベース側が接続状
態でコレクタ側が開放のときは、従来の保護ダイオード
として機能する。このため、前記〔表１〕に示す４つの
モードのうち、またはのノイズから内部回路を保護
できる。一方、コレクタ側が接続状態でベース側が開放
のときは、保護トランジスタは瞬間的にトランジスタ動
作する。すなわち、信号端子に印加されるノイズの正負
に応じて保護トランジスタのベースとエミッタ間のダイ
オードが順バイアスされダイオードが動作すると、ベー
スとエミッタ間にベース電流が僅かに流れただけで、ベ
ース電流のｈfe倍（通常、５０〜２００倍）のコレクタ
電流が流れ、このため瞬間的にノイズがコレクタ側で接
続状態にある供給線を介して除去される。このため、前
記〔表１〕に示す４つのモードのうち、またはのノ
イズから内部回路を保護できる。
において、保護トランジスタは、そのベース側が接続状
態でコレクタ側が開放のときは、従来の保護ダイオード
として機能する。このため、前記〔表１〕に示す４つの
モードのうち、またはのノイズから内部回路を保護
できる。一方、コレクタ側が接続状態でベース側が開放
のときは、保護トランジスタは瞬間的にトランジスタ動
作する。すなわち、信号端子に印加されるノイズの正負
に応じて保護トランジスタのベースとエミッタ間のダイ
オードが順バイアスされダイオードが動作すると、ベー
スとエミッタ間にベース電流が僅かに流れただけで、ベ
ース電流のｈfe倍（通常、５０〜２００倍）のコレクタ
電流が流れ、このため瞬間的にノイズがコレクタ側で接
続状態にある供給線を介して除去される。このため、前
記〔表１〕に示す４つのモードのうち、またはのノ
イズから内部回路を保護できる。
【００１５】このような保護トランジスタの働きによっ
て、保護トランジスタのベースを電源電圧側に接続させ
た場合は、前記〔表１〕のとの正ノイズを共に除去
でき、さらに共通電圧側に負保護ダイオードを付加する
との負ノイズを加えた３モードのノイズ除去が可能と
なる。同様に、保護トランジスタのベースを共通電圧側
に接続させた場合は、前記〔表１〕のとの負ノイズ
を共に除去でき、さらに電源電圧側に正保護ダイオード
を付加するとの正ノイズを加えた３モードのノイズ除
去が可能となる。そして、電源電圧側と共通電圧側とも
に保護トランジスタを接続させた場合にあっては、前記
〔表１〕の〜の全てのノイズ除去が可能となる。
て、保護トランジスタのベースを電源電圧側に接続させ
た場合は、前記〔表１〕のとの正ノイズを共に除去
でき、さらに共通電圧側に負保護ダイオードを付加する
との負ノイズを加えた３モードのノイズ除去が可能と
なる。同様に、保護トランジスタのベースを共通電圧側
に接続させた場合は、前記〔表１〕のとの負ノイズ
を共に除去でき、さらに電源電圧側に正保護ダイオード
を付加するとの正ノイズを加えた３モードのノイズ除
去が可能となる。そして、電源電圧側と共通電圧側とも
に保護トランジスタを接続させた場合にあっては、前記
〔表１〕の〜の全てのノイズ除去が可能となる。
【００１６】
【発明の実施の形態】以下、本発明に係る半導体装置
を、図面を参照しながら詳細に説明する。
を、図面を参照しながら詳細に説明する。
【００１７】第１実施形態 図１は、本実施形態に係る半導体装置の要部を示す回路
図である。また、図２（ａ）は正ノイズ除去用保護トラ
ンジスタの概略構成を示す平面図、図２（ｂ）は図２
（ａ）のII−II線に沿った断面図である。
図である。また、図２（ａ）は正ノイズ除去用保護トラ
ンジスタの概略構成を示す平面図、図２（ｂ）は図２
（ａ）のII−II線に沿った断面図である。
【００１８】図１に示すように、当該半導体装置の内部
回路１００には、電源電圧ＶCCの供給端子（以下、ＶCC
端子）、信号端子Ａ、共通電圧ＶCOM の供給端子（以
下、ＶCOM 端子）が設けられている。各端子間には、Ｐ
ＮＰトランジスタＴＲ+ が接続されている。トランジス
タＴＲ+ は、そのベースがＶCC端子に接続され、エミッ
タが信号端子Ａに接続され、コレクタがＶCOM 端子に接
続されている。このＰＮＰトランジスタＴＲ+ は、後述
するように従来の正保護ダイオードＤｉ+ を形成したと
きに、この正保護ダイオードＤｉ+ をベースとエミッタ
間のダイオードとして含み、半導体基板との間に寄生的
に発生するトランジスタで、正のノイズ除去を担うもの
である。このベースを最高電位（ＶCC）に接続させたト
ランジスタを、本発明では正保護トランジスタと称す
る。一方、ＶCOM 端子と信号端子Ａとの間には、従来と
同様な負保護ダイオードＤｉ- が接続されている。負保
護ダイオードＤｉ- のアノードがＶCOM 端子に接続さ
れ、カソードが信号端子Ａに接続されている。
回路１００には、電源電圧ＶCCの供給端子（以下、ＶCC
端子）、信号端子Ａ、共通電圧ＶCOM の供給端子（以
下、ＶCOM 端子）が設けられている。各端子間には、Ｐ
ＮＰトランジスタＴＲ+ が接続されている。トランジス
タＴＲ+ は、そのベースがＶCC端子に接続され、エミッ
タが信号端子Ａに接続され、コレクタがＶCOM 端子に接
続されている。このＰＮＰトランジスタＴＲ+ は、後述
するように従来の正保護ダイオードＤｉ+ を形成したと
きに、この正保護ダイオードＤｉ+ をベースとエミッタ
間のダイオードとして含み、半導体基板との間に寄生的
に発生するトランジスタで、正のノイズ除去を担うもの
である。このベースを最高電位（ＶCC）に接続させたト
ランジスタを、本発明では正保護トランジスタと称す
る。一方、ＶCOM 端子と信号端子Ａとの間には、従来と
同様な負保護ダイオードＤｉ- が接続されている。負保
護ダイオードＤｉ- のアノードがＶCOM 端子に接続さ
れ、カソードが信号端子Ａに接続されている。
【００１９】正保護トランジスタ部分を断面で示すと、
例えば図２（ｂ）に示すように、ｐ型の半導体基板１内
の表面側にｎ型の不純物領域２（例えば、イオン注入等
による不純物拡散領域、又はエピタキシャル成長層）が
設けられ、このｎ型不純物領域２と基板１との間には、
ｎ型不純物が高濃度に導入されたｎ+ 埋め込み領域４が
形成されている。ｎ型不純物領域２には、ｐ+ 素子分離
領域６が、ｎ型不純物領域２の表面から基板１に達し、
かつ上面視でｎ+ 埋め込み領域４周囲を囲む枠状に形成
されている。また、ｐ+ 素子分離領域６の外側に離間し
て、基板１への電圧印加端子として機能する基板取出層
８が、同じくｎ型不純物領域２の表面から基板１にかけ
て形成されている。ｐ+ 素子分離領域６に囲まれたｎ型
不純物領域２内の表面側には、ｐ型不純物領域１０が形
成されている。
例えば図２（ｂ）に示すように、ｐ型の半導体基板１内
の表面側にｎ型の不純物領域２（例えば、イオン注入等
による不純物拡散領域、又はエピタキシャル成長層）が
設けられ、このｎ型不純物領域２と基板１との間には、
ｎ型不純物が高濃度に導入されたｎ+ 埋め込み領域４が
形成されている。ｎ型不純物領域２には、ｐ+ 素子分離
領域６が、ｎ型不純物領域２の表面から基板１に達し、
かつ上面視でｎ+ 埋め込み領域４周囲を囲む枠状に形成
されている。また、ｐ+ 素子分離領域６の外側に離間し
て、基板１への電圧印加端子として機能する基板取出層
８が、同じくｎ型不純物領域２の表面から基板１にかけ
て形成されている。ｐ+ 素子分離領域６に囲まれたｎ型
不純物領域２内の表面側には、ｐ型不純物領域１０が形
成されている。
【００２０】正保護ダイオードＤｉ+ は、ｎ型不純物領
域２とｐ型不純物領域１０により構成されている。この
正保護ダイオードＤｉ+ と基板１とによって、前記した
正保護トランジスタＴＲ+ が寄生的に形成されている。
正保護トランジスタＴＲ+ は、そのベース領域がｎ型不
純物領域２、エミッタ領域がｐ型不純物領域１０、コレ
クタ領域が基板１からなる。ｎ型不純物領域２はＶCC端
子に、ｐ型不純物領域１０は端子Ａにそれぞれ接続さ
れ、基板１に対しては基板取出層８（基板コンタクト）
から電圧（ＶCOM ）が印加可能となっている。
域２とｐ型不純物領域１０により構成されている。この
正保護ダイオードＤｉ+ と基板１とによって、前記した
正保護トランジスタＴＲ+ が寄生的に形成されている。
正保護トランジスタＴＲ+ は、そのベース領域がｎ型不
純物領域２、エミッタ領域がｐ型不純物領域１０、コレ
クタ領域が基板１からなる。ｎ型不純物領域２はＶCC端
子に、ｐ型不純物領域１０は端子Ａにそれぞれ接続さ
れ、基板１に対しては基板取出層８（基板コンタクト）
から電圧（ＶCOM ）が印加可能となっている。
【００２１】このような構成の半導体装置について、Ｖ
CC端子およびＶCOM 端子が共に接続状態にある場合で、
正又は負の大振幅ノイズが信号端子Ａに印加されたとき
は、従来と同様に正負保護ダイオードＤｉ+ 又はＤｉ-
が有効に機能し、正負を問わずノイズ除去が可能であ
る。
CC端子およびＶCOM 端子が共に接続状態にある場合で、
正又は負の大振幅ノイズが信号端子Ａに印加されたとき
は、従来と同様に正負保護ダイオードＤｉ+ 又はＤｉ-
が有効に機能し、正負を問わずノイズ除去が可能であ
る。
【００２２】一方、ＶCC端子が開放状態にありＶCOM が
接続状態にある場合では、正のノイズが信号端子Ａに印
加されると、端子Ａの電位がベース（ｎ型不純物領域
２）の電位からＶｆだけ上がった時点で、順バイアスさ
れたｎ型不純物領域２とｐ型不純物領域１０からなるｐ
ｎ接合が電流を流し始め、正保護ダイオードＤｉ+ が導
通する。この電流は寄生保護トランジスタＴＲ+ のベー
ス電流であり、これが僅かでも流れると、寄生保護トラ
ンジスタＴＲ+ のエミッタ（ｐ型不純物領域１０）から
コレクタ（基板１）に向けてベース電流のｈfe倍の大き
な電流が流れる。このため、ノイズによる電流が図１の
内部回路１００に流れることを有効に防止できる。この
とき、信号端子Ａから基板１に流れ込もうとするホール
のうち、その一部が図２のｎ+ 埋め込み領域４で再結合
するが、その再結合する電荷量を抑えてコレクタ電流に
寄与する電荷量を増やす必要がある場合には、ｎ+ 埋め
込み領域４と素子分離領域６との距離ｘを一定量確保す
る必要がある。コレクタ電流が十分な場合には、ｎ+ 埋
め込み領域４と素子分離領域６とを接触させてもよい。
接続状態にある場合では、正のノイズが信号端子Ａに印
加されると、端子Ａの電位がベース（ｎ型不純物領域
２）の電位からＶｆだけ上がった時点で、順バイアスさ
れたｎ型不純物領域２とｐ型不純物領域１０からなるｐ
ｎ接合が電流を流し始め、正保護ダイオードＤｉ+ が導
通する。この電流は寄生保護トランジスタＴＲ+ のベー
ス電流であり、これが僅かでも流れると、寄生保護トラ
ンジスタＴＲ+ のエミッタ（ｐ型不純物領域１０）から
コレクタ（基板１）に向けてベース電流のｈfe倍の大き
な電流が流れる。このため、ノイズによる電流が図１の
内部回路１００に流れることを有効に防止できる。この
とき、信号端子Ａから基板１に流れ込もうとするホール
のうち、その一部が図２のｎ+ 埋め込み領域４で再結合
するが、その再結合する電荷量を抑えてコレクタ電流に
寄与する電荷量を増やす必要がある場合には、ｎ+ 埋め
込み領域４と素子分離領域６との距離ｘを一定量確保す
る必要がある。コレクタ電流が十分な場合には、ｎ+ 埋
め込み領域４と素子分離領域６とを接触させてもよい。
【００２３】これに対し、ＶCC端子が開放状態にありＶ
COM が接続状態にある場合の負のノイズ、及び、逆にＶ
CC端子が接続状態にありＶCOM が開放状態にある場合の
正のノイズは、従来と同様に正負保護ダイオードＤｉ+
又はＤｉ- が有効に機能し、ノイズ除去が可能である。
COM が接続状態にある場合の負のノイズ、及び、逆にＶ
CC端子が接続状態にありＶCOM が開放状態にある場合の
正のノイズは、従来と同様に正負保護ダイオードＤｉ+
又はＤｉ- が有効に機能し、ノイズ除去が可能である。
【００２４】なお、本発明では、基板取出層８を省略
し、基板裏面から電圧印加する構成としてもよい。上述
したノイズ除去の効果を得るために、本例における基板
取出層８は、寄生保護トランジスタＴＲ+ が機能した際
に、基板１に流れ込む電流と基板抵抗によって基板１自
身の電位が上昇しないように、出来るだけ正保護ダイオ
ードＤｉ+ の近傍に設ける必要がある。また、ｎ+ 埋め
込み領域４はダイオード特性を向上するために設けた
が、省略も可能である。
し、基板裏面から電圧印加する構成としてもよい。上述
したノイズ除去の効果を得るために、本例における基板
取出層８は、寄生保護トランジスタＴＲ+ が機能した際
に、基板１に流れ込む電流と基板抵抗によって基板１自
身の電位が上昇しないように、出来るだけ正保護ダイオ
ードＤｉ+ の近傍に設ける必要がある。また、ｎ+ 埋め
込み領域４はダイオード特性を向上するために設けた
が、省略も可能である。
【００２５】以上述べてきた本実施形態の半導体装置で
は、ＶCC端子およびＶCOM 端子が共に接続状態にある場
合では先の〔表１〕に示す４モード全てのノイズが除去
でき、ＶCC端子またはＶCOM 端子の何れかが開放状態に
ある場合でも、〔表１〕中の，およびの３モード
のノイズは除去可能である。本発明では負保護ダイオー
ドＤｉ- の省略も可能であるが、この場合に除去可能な
ノイズはとの２モードとなる。
は、ＶCC端子およびＶCOM 端子が共に接続状態にある場
合では先の〔表１〕に示す４モード全てのノイズが除去
でき、ＶCC端子またはＶCOM 端子の何れかが開放状態に
ある場合でも、〔表１〕中の，およびの３モード
のノイズは除去可能である。本発明では負保護ダイオー
ドＤｉ- の省略も可能であるが、この場合に除去可能な
ノイズはとの２モードとなる。
【００２６】第２実施形態 本実施形態は、負ノイズを除去するのに、ＮＰＮ型のバ
イポーラ寄生トランジスタを用いた場合である。図３
は、本実施形態に係る半導体装置の要部を示す回路図で
ある。また、図４（ａ）は負ノイズに対する保護トラン
ジスタ（ＮＰＮ型のバイポーラ寄生トランジスタ）の概
略構成を示す平面図、図４（ｂ）は図４（ａ）のIII −
III 線に沿った断面図である。
イポーラ寄生トランジスタを用いた場合である。図３
は、本実施形態に係る半導体装置の要部を示す回路図で
ある。また、図４（ａ）は負ノイズに対する保護トラン
ジスタ（ＮＰＮ型のバイポーラ寄生トランジスタ）の概
略構成を示す平面図、図４（ｂ）は図４（ａ）のIII −
III 線に沿った断面図である。
【００２７】図３に示す本実施形態の半導体装置では、
内部回路１００の各端子に、ＮＰＮトランジスタＴＲ-
が接続されている。トランジスタＴＲ- は、そのベース
がＶCOM 端子に接続され、エミッタが信号端子Ａに接続
され、コレクタがＶCC端子に接続されている。このＮＰ
ＮトランジスタＴＲ- は、後述するように従来の負保護
ダイオードＤｉ- を形成したときに、この負保護ダイオ
ードＤｉ- をベースとエミッタ間のダイオードとして含
み、半導体基板との間に寄生的に発生するトランジスタ
で、負のノイズ除去を担うものである。このベースを最
低電位（ＶCOM）に接続させたトランジスタを、本発明
では負保護トランジスタと称する。一方、ＶCC端子と信
号端子Ａとの間には、従来と同様な正保護ダイオードＤ
ｉ+ が接続されている。正保護ダイオードＤｉ+ のアノ
ードが信号端子Ａに接続され、カソードがＶCC端子に接
続されている。
内部回路１００の各端子に、ＮＰＮトランジスタＴＲ-
が接続されている。トランジスタＴＲ- は、そのベース
がＶCOM 端子に接続され、エミッタが信号端子Ａに接続
され、コレクタがＶCC端子に接続されている。このＮＰ
ＮトランジスタＴＲ- は、後述するように従来の負保護
ダイオードＤｉ- を形成したときに、この負保護ダイオ
ードＤｉ- をベースとエミッタ間のダイオードとして含
み、半導体基板との間に寄生的に発生するトランジスタ
で、負のノイズ除去を担うものである。このベースを最
低電位（ＶCOM）に接続させたトランジスタを、本発明
では負保護トランジスタと称する。一方、ＶCC端子と信
号端子Ａとの間には、従来と同様な正保護ダイオードＤ
ｉ+ が接続されている。正保護ダイオードＤｉ+ のアノ
ードが信号端子Ａに接続され、カソードがＶCC端子に接
続されている。
【００２８】負保護トランジスタ部分を断面で例示する
図４中、符号１はｐ型半導体基板、６はｐ+ 素子分離領
域を示し、これらは先の第１実施形態と共通である。ま
た、２ａ，２ｂは、第１実施形態のｎ型不純物領域に該
当する。本実施形態では、ｐ+ 素子分離領域６が枠状に
形成されることにより枠内外で領域を電気的に分離し、
枠内のｎ型不純物領域２ａと基板１とにより負保護ダイ
オードＤｉ- を構成している。この負保護ダイオードＤ
ｉ- と、ｐ+ 素子分離領域６による枠外側のｎ型不純物
領域２ｂとによって、前記負保護トランジスタＴＲ- が
寄生的に形成されている。負保護トランジスタＴＲ
- は、そのベース領域が基板１、エミッタ領域がｎ型不
純物領域２ａ、コレクタ領域がｎ型不純物領域２ｂから
なる。ｎ型不純物領域２ａと２ｂ内の表面側には、それ
ぞれ高濃度にｎ型不純物が導入されたエミッタ取出領域
１２とコレクタ取出領域１４が設けられている。このエ
ミッタ取出領域１２は信号端子Ａに、コレクタ取出領域
１４はＶCC端子にそれぞれ接続され、基板１には共通電
圧ＶCOM が印加可能となっている。
図４中、符号１はｐ型半導体基板、６はｐ+ 素子分離領
域を示し、これらは先の第１実施形態と共通である。ま
た、２ａ，２ｂは、第１実施形態のｎ型不純物領域に該
当する。本実施形態では、ｐ+ 素子分離領域６が枠状に
形成されることにより枠内外で領域を電気的に分離し、
枠内のｎ型不純物領域２ａと基板１とにより負保護ダイ
オードＤｉ- を構成している。この負保護ダイオードＤ
ｉ- と、ｐ+ 素子分離領域６による枠外側のｎ型不純物
領域２ｂとによって、前記負保護トランジスタＴＲ- が
寄生的に形成されている。負保護トランジスタＴＲ
- は、そのベース領域が基板１、エミッタ領域がｎ型不
純物領域２ａ、コレクタ領域がｎ型不純物領域２ｂから
なる。ｎ型不純物領域２ａと２ｂ内の表面側には、それ
ぞれ高濃度にｎ型不純物が導入されたエミッタ取出領域
１２とコレクタ取出領域１４が設けられている。このエ
ミッタ取出領域１２は信号端子Ａに、コレクタ取出領域
１４はＶCC端子にそれぞれ接続され、基板１には共通電
圧ＶCOM が印加可能となっている。
【００２９】このような構成の半導体装置について、Ｖ
CC端子およびＶCOM 端子が共に接続状態にある場合、従
来と同様に正負保護ダイオードＤｉ+ 又はＤｉ- が有効
に機能し、正負を問わずノイズ除去が可能である。
CC端子およびＶCOM 端子が共に接続状態にある場合、従
来と同様に正負保護ダイオードＤｉ+ 又はＤｉ- が有効
に機能し、正負を問わずノイズ除去が可能である。
【００３０】一方、ＶCOM 端子が開放状態にありＶCC端
子が接続状態にある場合で、負のノイズが信号端子Ａに
印加されると、端子Ａの電位がベース（基板１）の電位
からＶｆだけ下がった時点で、順バイアスされた基板１
とｎ型不純物領域２ａとからなるｐｎ接合が電流を流し
始め、負保護ダイオードＤｉ- が導通する。この電流は
寄生トランジスタＴＲ- のベース電流であり、これが僅
かでも流れると、基板１を介して寄生トランジスタＴＲ
- のコレクタ（ｎ型不純物領域２ｂ）からエミッタ（ｎ
型不純物領域２ａ）に向けてベース電流のｈfe倍の大き
な電流が流れる。このため、ノイズによる電流が図３の
内部回路１００に流れることを有効に防止できる。
子が接続状態にある場合で、負のノイズが信号端子Ａに
印加されると、端子Ａの電位がベース（基板１）の電位
からＶｆだけ下がった時点で、順バイアスされた基板１
とｎ型不純物領域２ａとからなるｐｎ接合が電流を流し
始め、負保護ダイオードＤｉ- が導通する。この電流は
寄生トランジスタＴＲ- のベース電流であり、これが僅
かでも流れると、基板１を介して寄生トランジスタＴＲ
- のコレクタ（ｎ型不純物領域２ｂ）からエミッタ（ｎ
型不純物領域２ａ）に向けてベース電流のｈfe倍の大き
な電流が流れる。このため、ノイズによる電流が図３の
内部回路１００に流れることを有効に防止できる。
【００３１】これに対し、ＶCOM 端子が開放状態にあり
ＶCC端子が接続状態にある場合の正のノイズ、及び、逆
にＶCOM 端子が接続状態にありＶCC端子が開放状態にあ
る場合の負のノイズは、従来と同様に正負保護ダイオー
ドＤｉ+ 又はＤｉ- が有効に機能し、ノイズ除去が可能
である。
ＶCC端子が接続状態にある場合の正のノイズ、及び、逆
にＶCOM 端子が接続状態にありＶCC端子が開放状態にあ
る場合の負のノイズは、従来と同様に正負保護ダイオー
ドＤｉ+ 又はＤｉ- が有効に機能し、ノイズ除去が可能
である。
【００３２】以上述べてきた本実施形態の半導体装置で
は、ＶCC端子およびＶCOM 端子が共に接続状態にある場
合では先の〔表１〕に示す４モード全てのノイズが除去
できるほか、ＶCC端子またはＶCOM 端子の何れかが開放
状態にある場合でも、〔表１〕中の，およびの３
モードのノイズは除去可能である。本発明では正保護ダ
イオードＤｉ+ の省略も可能であるが、この場合に除去
できるノイズはとの２モードのみとなる。
は、ＶCC端子およびＶCOM 端子が共に接続状態にある場
合では先の〔表１〕に示す４モード全てのノイズが除去
できるほか、ＶCC端子またはＶCOM 端子の何れかが開放
状態にある場合でも、〔表１〕中の，およびの３
モードのノイズは除去可能である。本発明では正保護ダ
イオードＤｉ+ の省略も可能であるが、この場合に除去
できるノイズはとの２モードのみとなる。
【００３３】第３実施形態 本実施形態は、正ノイズ、負ノイズ双方を除去するの
に、ＰＮＰ型とＮＰＮ型の２つのバイポーラ寄生トラン
ジスタを用いた場合である。図５は、本実施形態に係る
半導体装置の要部を示す回路図である。また、図６
（ａ）は正または負のノイズに対する保護トランジスタ
（ＰＮＰ型およびＮＰＮ型のバイポーラ寄生トランジス
タ）の概略構成を示す平面図、図６（ｂ）は図６（ａ）
のIV−IV線に沿った断面図である。
に、ＰＮＰ型とＮＰＮ型の２つのバイポーラ寄生トラン
ジスタを用いた場合である。図５は、本実施形態に係る
半導体装置の要部を示す回路図である。また、図６
（ａ）は正または負のノイズに対する保護トランジスタ
（ＰＮＰ型およびＮＰＮ型のバイポーラ寄生トランジス
タ）の概略構成を示す平面図、図６（ｂ）は図６（ａ）
のIV−IV線に沿った断面図である。
【００３４】図５に示す本実施形態の半導体装置では、
内部回路１００の各端子に、正ノイズの除去を担うＰＮ
Ｐ型の正保護トランジスタＴＲ+ と、負ノイズの除去を
担うＮＰＮ型の負保護トランジスタＴＲ- が共に接続さ
れている。保護トランジスタＴＲ+ ，ＴＲ- の接続関係
は、第１または第２実施形態と同様である。両保護トラ
ンジスタＴＲ+ ，ＴＲ- は、保護ダイオードＤｉ+ ，Ｄ
ｉ- に対し寄生的に、即ち正保護トランジスタＴＲ+ は
正保護ダイオードＤｉ+ と同時に一体に形成され、負保
護トランジスタＴＲ- は負保護ダイオードＤｉ- と同時
に一体に形成される。
内部回路１００の各端子に、正ノイズの除去を担うＰＮ
Ｐ型の正保護トランジスタＴＲ+ と、負ノイズの除去を
担うＮＰＮ型の負保護トランジスタＴＲ- が共に接続さ
れている。保護トランジスタＴＲ+ ，ＴＲ- の接続関係
は、第１または第２実施形態と同様である。両保護トラ
ンジスタＴＲ+ ，ＴＲ- は、保護ダイオードＤｉ+ ，Ｄ
ｉ- に対し寄生的に、即ち正保護トランジスタＴＲ+ は
正保護ダイオードＤｉ+ と同時に一体に形成され、負保
護トランジスタＴＲ- は負保護ダイオードＤｉ- と同時
に一体に形成される。
【００３５】図６（ｂ）に示す断面構造は、第１実施形
態の基板取出層８、第２実施形態のコレクタ取出領域１
４を省略した上で、その省略部分に他方の保護ダイオー
ド形成部分を配置させた構成となっている。したがっ
て、図６の各構成、即ちｐ型半導体基板１、ｎ型不純物
領域２ａおよび２ｂ、ｎ+ 埋め込み領域４、ｐ+ 素子分
離領域６、ｐ型不純物領域１０、エミッタ取出領域１２
は、既に記述した第１または第２実施形態と同じであ
る。また、各構成により形成される保護ダイオードと保
護トランジスタの構成、接続関係も先の実施形態とであ
り、これらの構成（各領域、素子、端子等）および接続
関係の詳細な説明は省略する。
態の基板取出層８、第２実施形態のコレクタ取出領域１
４を省略した上で、その省略部分に他方の保護ダイオー
ド形成部分を配置させた構成となっている。したがっ
て、図６の各構成、即ちｐ型半導体基板１、ｎ型不純物
領域２ａおよび２ｂ、ｎ+ 埋め込み領域４、ｐ+ 素子分
離領域６、ｐ型不純物領域１０、エミッタ取出領域１２
は、既に記述した第１または第２実施形態と同じであ
る。また、各構成により形成される保護ダイオードと保
護トランジスタの構成、接続関係も先の実施形態とであ
り、これらの構成（各領域、素子、端子等）および接続
関係の詳細な説明は省略する。
【００３６】このような構成の半導体装置について、Ｖ
CC端子およびＶCOM 端子が共に接続状態にある場合、従
来と同様に正負保護ダイオードＤｉ+ 又はＤｉ- が有効
に機能し、正負を問わずノイズ除去が可能である。
CC端子およびＶCOM 端子が共に接続状態にある場合、従
来と同様に正負保護ダイオードＤｉ+ 又はＤｉ- が有効
に機能し、正負を問わずノイズ除去が可能である。
【００３７】ＶCOM 端子とＶCC端子の何れか一方が開放
状態にある場合のノイズ除去動作については、先の２つ
の実施形態でそれぞれ記述した。本実施形態の場合、正
保護トランジスタＴＲ+ と負保護トランジスタＴＲ- の
機能が重畳され、従来除去不可能であったＶCC端子を開
放としたときの正ノイズ、ＶCOM 端子を開放としたとき
の負ノイズの両方が除去可能である。もちろん、正負保
護ダイオードＤｉ+ 又はＤｉ- が機能することにより除
去されるノイズ、即ちＶCC端子が開放状態にあるときの
負ノイズ、ＶCOM 端子が開放状態にあるときの正ノイズ
についても有効に除去される。この結果、ＶCC端子およ
びＶCOM 端子が共に接続状態にある場合のほか、その両
端子の何れか一方が開放状態となっても、先の〔表１〕
に示す４モード全てのノイズが除去できる。
状態にある場合のノイズ除去動作については、先の２つ
の実施形態でそれぞれ記述した。本実施形態の場合、正
保護トランジスタＴＲ+ と負保護トランジスタＴＲ- の
機能が重畳され、従来除去不可能であったＶCC端子を開
放としたときの正ノイズ、ＶCOM 端子を開放としたとき
の負ノイズの両方が除去可能である。もちろん、正負保
護ダイオードＤｉ+ 又はＤｉ- が機能することにより除
去されるノイズ、即ちＶCC端子が開放状態にあるときの
負ノイズ、ＶCOM 端子が開放状態にあるときの正ノイズ
についても有効に除去される。この結果、ＶCC端子およ
びＶCOM 端子が共に接続状態にある場合のほか、その両
端子の何れか一方が開放状態となっても、先の〔表１〕
に示す４モード全てのノイズが除去できる。
【００３８】また、先に述べたように、本実施形態で
は、第１実施形態の基板取出層８を省略し、第２実施形
態のコレクタ取出領域１４を省略した上で、その省略部
分に他のベースとエミッタ間のダイオード部分を配置さ
せていることから、先の２つの実施形態より性能を向上
させながら占有面積をほぼ同じにできるといった利点が
ある。本実施形態の保護トランジスタは、対基板との寄
生トランジスタであることから、従来の保護ダイオード
に比べて占有面積の増大が殆どない。すなわち、本実施
形態によって、占有面積の増大なしに、ＶCCまたはＶ
COM の一方側開放モードで印加される静電気等のノイズ
が除去可能となった。
は、第１実施形態の基板取出層８を省略し、第２実施形
態のコレクタ取出領域１４を省略した上で、その省略部
分に他のベースとエミッタ間のダイオード部分を配置さ
せていることから、先の２つの実施形態より性能を向上
させながら占有面積をほぼ同じにできるといった利点が
ある。本実施形態の保護トランジスタは、対基板との寄
生トランジスタであることから、従来の保護ダイオード
に比べて占有面積の増大が殆どない。すなわち、本実施
形態によって、占有面積の増大なしに、ＶCCまたはＶ
COM の一方側開放モードで印加される静電気等のノイズ
が除去可能となった。
【００３９】
【発明の効果】以上説明してきたように、本発明に係る
半導体装置では、ノイズ除去素子として従来のダイオー
ドに代えてトランジスタを用いることにより、電源電圧
の供給端子、共通電圧の供給端子の何れか一方が開放状
態で印加される静電気等の大振幅ノイズを、接続状態に
ある他方の端子側に逃がすことができる。すなわち、電
源電圧側が開放のときの正のノイズ、及び共通電圧側が
開放のときの負のノイズが共に除去可能となった。これ
に加え、一つのトランジスタと従来の保護ダイオードと
の組み合わせによって、電源電圧側が開放のときの負の
ノイズ、又は共通電圧側が開放のときの正のノイズも除
去可能であり、この場合は４モード中、３モードのノイ
ズ除去が可能となる。さらに、互いに逆導電型のトラン
ジスタを対で用いることとすれば、４モード全ての片側
開放ノイズが除去可能となる。
半導体装置では、ノイズ除去素子として従来のダイオー
ドに代えてトランジスタを用いることにより、電源電圧
の供給端子、共通電圧の供給端子の何れか一方が開放状
態で印加される静電気等の大振幅ノイズを、接続状態に
ある他方の端子側に逃がすことができる。すなわち、電
源電圧側が開放のときの正のノイズ、及び共通電圧側が
開放のときの負のノイズが共に除去可能となった。これ
に加え、一つのトランジスタと従来の保護ダイオードと
の組み合わせによって、電源電圧側が開放のときの負の
ノイズ、又は共通電圧側が開放のときの正のノイズも除
去可能であり、この場合は４モード中、３モードのノイ
ズ除去が可能となる。さらに、互いに逆導電型のトラン
ジスタを対で用いることとすれば、４モード全ての片側
開放ノイズが除去可能となる。
【００４０】上記ノイズ除去効果に優れるトランジスタ
として、保護ダイオードと基板との間に形成される寄生
トランジスタを積極的に用いると、従来の保護ダイオー
ドのみの場合と比較しても、保護回路の占有面積は殆ど
増大せず、コスト的にも有利である。
として、保護ダイオードと基板との間に形成される寄生
トランジスタを積極的に用いると、従来の保護ダイオー
ドのみの場合と比較しても、保護回路の占有面積は殆ど
増大せず、コスト的にも有利である。
【図１】本発明の第１実施形態に係る半導体装置の要部
を示す回路図である。
を示す回路図である。
【図２】図２（ａ）は正ノイズに対する保護トランジス
タ（ＰＮＰ型のバイポーラ寄生トランジスタ）の概略構
成を示す平面図、図２（ｂ）は図２（ａ）のII−II線に
沿った断面図である。
タ（ＰＮＰ型のバイポーラ寄生トランジスタ）の概略構
成を示す平面図、図２（ｂ）は図２（ａ）のII−II線に
沿った断面図である。
【図３】本発明の第２実施形態に係る半導体装置の要部
を示す回路図である。
を示す回路図である。
【図４】図４（ａ）は負ノイズに対する保護トランジス
タ（ＮＰＮ型のバイポーラ寄生トランジスタ）の概略構
成を示す平面図、図４（ｂ）は図４（ａ）のIII −III
線に沿った断面図である。
タ（ＮＰＮ型のバイポーラ寄生トランジスタ）の概略構
成を示す平面図、図４（ｂ）は図４（ａ）のIII −III
線に沿った断面図である。
【図５】本発明の第３実施形態に係る半導体装置の要部
を示す回路図である。
を示す回路図である。
【図６】図６（ａ）は正または負のノイズに対する保護
トランジスタ（ＰＮＰ型およびＮＰＮ型のバイポーラ寄
生トランジスタ）の概略構成を示す平面図、図６（ｂ）
は図６（ａ）のIV−IV線に沿った断面図である。
トランジスタ（ＰＮＰ型およびＮＰＮ型のバイポーラ寄
生トランジスタ）の概略構成を示す平面図、図６（ｂ）
は図６（ａ）のIV−IV線に沿った断面図である。
【図７】従来の保護素子としてのダイオード対を内部回
路の各端子間に接続させた回路図である。
路の各端子間に接続させた回路図である。
１…半導体基板、２，２ａ，２ｂ…ｎ型不純物領域、４
…ｎ+ 埋め込み領域、６…ｐ+ 素子分離領域、８…基板
取出層、１０…ｐ型不純物領域、１２…エミッタ取出領
域、１４…コレクタ取出層、Ｄｉ+ …正保護ダイオー
ド、Ｄｉ- …負保護ダイオード、ＴＲ+ …正保護トラン
ジスタ（第１の保護トランジスタ）、ＴＲ- …負保護ト
ランジスタ（第２の保護トランジスタ）、ＶCC…電源電
圧の供給端子、ＶCOM …共通電圧の供給端子、Ａ…信号
端子。
…ｎ+ 埋め込み領域、６…ｐ+ 素子分離領域、８…基板
取出層、１０…ｐ型不純物領域、１２…エミッタ取出領
域、１４…コレクタ取出層、Ｄｉ+ …正保護ダイオー
ド、Ｄｉ- …負保護ダイオード、ＴＲ+ …正保護トラン
ジスタ（第１の保護トランジスタ）、ＴＲ- …負保護ト
ランジスタ（第２の保護トランジスタ）、ＶCC…電源電
圧の供給端子、ＶCOM …共通電圧の供給端子、Ａ…信号
端子。
Claims (9)
- 【請求項１】内部回路と、 当該内部回路の電源電圧の供給端子と共通電圧の供給端
子の何れか一方にコレクタが接続され、他方にベースが
接続され、前記内部回路の信号端子にエミッタが接続さ
れ、前記信号端子に印加された大振幅電圧から前記内部
回路を保護する保護トランジスタとを有する半導体装
置。 - 【請求項２】前記保護トランジスタのベースが接続され
た前記他方の供給端子と、前記信号端子との間に接続さ
れた保護ダイオードを有し、 前記保護トランジスタは、前記保護ダイードをエミッタ
とベース間のダイオードとして含む寄生トランジスタで
ある請求項１に記載の半導体装置。 - 【請求項３】前記保護トランジスタのコレクタが接続さ
れた前記一方の供給端子と、前記信号端子との間に接続
された保護ダイオードを更に有する請求項１に記載の半
導体装置。 - 【請求項４】前記保護トランジスタのコレクタが接続さ
れた前記一方の供給端子と、前記信号端子との間に接続
された保護ダイオードを更に有する請求項２に記載の半
導体装置。 - 【請求項５】第１導電型の半導体基板と、 当該半導体基板に形成された第２導電型の第１の不純物
領域と、 当該第１の不純物領域に形成された第１導電型の第２の
不純物領域とを有し、 前記保護ダイオードが、前記第１および第２の不純物領
域から構成され、 前記保護トランジスタのベースが前記第１の不純物領
域、エミッタが前記第２の不純物領域、コレクタが半導
体基板領域からそれぞれ構成されている請求項２に記載
の半導体装置。 - 【請求項６】第１導電型の半導体基板と、 当該半導体基板に形成された第２導電型の第１の不純物
領域と、 当該第１の不純物領域と第１導電型の素子分離層を挟ん
で離間する第２導電型の第２の不純物領域とを有し、 前記保護ダイオードが、前記第２の不純物領域と半導体
基板領域とから構成され、 前記保護トランジスタのベースが前記半導体基板領域、
エミッタが前記第２の不純物領域、コレクタが前記第１
の不純物領域からそれぞれ構成されている請求項２に記
載の半導体装置。 - 【請求項７】内部回路と、 当該内部回路の共通電圧の供給端子にコレクタが接続さ
れ、前記内部回路の電源電圧の供給端子にベースが接続
され、前記内部回路の信号端子にエミッタが接続され、
前記信号端子に印加された正の大振幅電圧から前記内部
回路を保護する第１の保護トランジスタと、 前記共通電圧の供給端子にベースが接続され、前記電源
電圧の供給端子にコレクタが接続され、前記第１の保護
トランジスタとエミッタが共通に接続され、前記信号端
子に印加された負の大振幅電圧から前記内部回路を保護
する第２の保護トランジスタとを有する半導体装置。 - 【請求項８】前記信号入力端子にアノードが接続され、
前記電源電圧の供給線にカソードが接続された正保護ダ
イオードと、 前記共通電圧の供給線にアノードが接続され、前記信号
端子にカソードが接続された負保護ダイオードとを有
し、 前記第１および第２の保護トランジスタは、それぞれ前
記正保護ダイードまたは前記負保護ダイオードを、エミ
ッタとベース間のダイオードとして含む寄生トランジス
タである請求項７に記載の半導体装置。 - 【請求項９】第１導電型の半導体基板と、 当該半導体基板に形成された第２導電型の第１の不純物
領域と、 当該第１の不純物領域と第１導電型の素子分離層を挟ん
で離間する第２導電型の第２の不純物領域と、 前記第１の不純物領域内に形成された第１導電型の第３
の不純物領域とを有し、 前記正保護ダイオードが、前記第１および第３の不純物
領域から構成され、 前記負保護ダイオードが、前記第２の不純物領域と半導
体基板領域とから構成され、 前記第１の保護トランジスタのベースが前記第１の不純
物領域、エミッタが前記第３の不純物領域、コレクタが
前記半導体基板領域からそれぞれ構成され、 前記第２の保護トランジスタのベースが前記半導体基板
領域、エミッタが前記第２の不純物領域、コレクタが前
記第１の不純物領域からそれぞれ構成されている請求項
８に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23403197A JPH1174468A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23403197A JPH1174468A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174468A true JPH1174468A (ja) | 1999-03-16 |
Family
ID=16964484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23403197A Abandoned JPH1174468A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174468A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0529535A2 (en) * | 1991-08-23 | 1993-03-03 | Eastman Kodak Company | Electronic data and drive circuit for thermal printer |
| US6385116B2 (en) | 2000-03-01 | 2002-05-07 | Nec Corporation | Semiconductor integrated device |
| JP2011066244A (ja) * | 2009-09-17 | 2011-03-31 | Seiko Instruments Inc | 静電気保護用半導体装置 |
| JP2017118704A (ja) * | 2015-12-24 | 2017-06-29 | アルパイン株式会社 | 過電圧保護装置 |
| US10291020B2 (en) | 2015-12-24 | 2019-05-14 | Alpine Electronics, Inc. | Overvoltage protection device |
-
1997
- 1997-08-29 JP JP23403197A patent/JPH1174468A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0529535A2 (en) * | 1991-08-23 | 1993-03-03 | Eastman Kodak Company | Electronic data and drive circuit for thermal printer |
| EP0529535A3 (en) * | 1991-08-23 | 1993-07-28 | Eastman Kodak Company | Electronic data and drive circuit for thermal printer |
| US6385116B2 (en) | 2000-03-01 | 2002-05-07 | Nec Corporation | Semiconductor integrated device |
| JP2011066244A (ja) * | 2009-09-17 | 2011-03-31 | Seiko Instruments Inc | 静電気保護用半導体装置 |
| JP2017118704A (ja) * | 2015-12-24 | 2017-06-29 | アルパイン株式会社 | 過電圧保護装置 |
| US10291020B2 (en) | 2015-12-24 | 2019-05-14 | Alpine Electronics, Inc. | Overvoltage protection device |
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| A131 | Notification of reasons for refusal |
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