JPH07288925A

JPH07288925A - 入力保護回路

Info

Publication number: JPH07288925A
Application number: JP10054894A
Authority: JP
Inventors: Yukari Izumi; ゆかり泉; Hiroshi Numata; 博沼田; Shozo Mitarai; 省三御手洗; Kunitaka Iwasaki; 晋貴岩崎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-04-14
Filing date: 1994-04-14
Publication date: 1995-10-31

Abstract

(57)【要約】【目的】電源の投入または非投入に拘らず入／出力端
子を高インピーダンスに維持し、且つ静電気等による破
壊から内部回路を保護する。【構成】ＮＰＮバイポーラトランジスタ１４のコレク
タ１５がパッド１１に接続されており、エミッタ１６が
接地されており、ベース１７が抵抗素子１８を介して接
地されている。パッド１１が所定値以下の電圧では、コ
レクタ接合等が逆方向バイアスされ、コレクタ接合等か
ら成るダイオードは導通しない。所定値を超える電圧で
は、コレクタ１５からベース１７へ逆方向電流が流れ、
エミッタ接合が順方向バイアスされ、ＮＰＮバイポーラ
トランジスタ１４が導通する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、半導体集積回路装
置等の入／出力端子と内部回路との間に設けられている
入力保護回路に関するものである。

【０００２】

【従来の技術】半導体集積回路装置等の入／出力端子に
は内部回路の耐圧を超える過大な電圧が静電気等によっ
て印加される場合があり、この過大な電圧がそのまま内
部回路に印加されると、内部回路が破壊される。そこ
で、入／出力端子と内部回路との間に入力保護回路を設
け、過大な電圧が入／出力端子に印加されると、入／出
力端子から入力保護回路へ電流を流して、内部回路には
過大な電圧が印加されない様にしている。

【０００３】図６は、半導体集積回路装置における入力
保護回路の一従来例を示している。この一従来例では、
入／出力端子としてのパッド１１と内部回路１２との間
にダイオード１３の例えばＰ型領域側が接続されてお
り、Ｎ型領域側に電源電圧Ｖ_CCが印加されている。

【０００４】このため、電源電圧Ｖ_CC以下の電圧がパッ
ド１１に印加されても、ダイオード１３が導通しなくて
パッド１１は高インピーダンスを維持しているが、電源
電圧Ｖ_CCを超える電圧がパッド１１に印加されると、ダ
イオード１３が導通してパッド１１は低インピーダンス
になる。従って、電源電圧Ｖ_CCを超える電圧が内部回路
１２に印加されることがなくて、内部回路１２が保護さ
れる。つまり、ダイオード１３は正の保護ダイオードに
なっている。

【０００５】

【発明が解決しようとする課題】しかし、図６に示した
一従来例では、電源電圧Ｖ_CC以下の電圧であっても、電
源の非投入状態つまり図６においてＶ_CC＝０の状態でパ
ッド１１に印加されると、ダイオード１３が導通して、
パッド１１が低インピーダンスになる。

【０００６】一方、例えば、パッド１１が半導体集積回
路装置間のバスライン（図示せず）に接続されている
と、その半導体集積回路装置の非通信時に他の半導体集
積回路装置の通信を妨害しないために、電源の非投入状
態であっても、パッド１１を高インピーダンスに維持す
る必要がある。従って、図６に示した一従来例は、この
様な半導体集積回路装置には適用することができなかっ
た。

【０００７】

【課題を解決するための手段】請求項１の入力保護回路
は、ＮＰＮバイポーラトランジスタ１４のコレクタ１５
が入／出力端子１１に接続されており、前記ＮＰＮバイ
ポーラトランジスタ１４のエミッタ１６が接地されてお
り、前記ＮＰＮバイポーラトランジスタ１４のベース１
７が抵抗素子１８を介して接地されていることを特徴と
している。

【０００８】請求項２の入力保護回路は、前記コレクタ
１５と内部回路１２との間に抵抗素子２７が接続されて
いることを特徴としている。

【０００９】

【作用】請求項１の入力保護回路では、所定値以下の電
圧が入／出力端子１１に印加されても、コレクタ接合等
が逆方向バイアスされるので、コレクタ接合等から成っ
ているダイオードが導通せず、電源の投入または非投入
に拘らず入／出力端子１１を高インピーダンスに維持す
ることができる。

【００１０】一方、所定値を超える電圧が入／出力端子
１１に印加されると、コレクタ１５からベース１７へ逆
方向電流が流れ、ベース１７に接続されている抵抗素子
１８に電流が流れるので、ベース１７がエミッタ１６に
対して高電位になる。この結果、エミッタ接合が順方向
バイアスされ、ＮＰＮバイポーラトランジスタ１４が導
通し、コレクタ１５からエミッタ１６へ電流が流れるの
で、静電気等による破壊から内部回路１２を保護するこ
とができる。

【００１１】また、コレクタ１５及びベース１７から成
る負の保護ダイオードとベース１７に接続されている抵
抗素子１８とを介して入／出力端子１１が接地されてい
ると見ることができるので、別個の負の保護ダイオード
の接続を省略することによって入／出力端子１１の寄生
容量を低減させることも可能である。

【００１２】請求項２の入力保護回路では、ＮＰＮバイ
ポーラトランジスタ１４のコレクタ１５と内部回路１２
との間に接続されている抵抗素子２７を流れる電流によ
る電位降下分ＩＲと内部回路１２の耐圧との和を、ＮＰ
Ｎバイポーラトランジスタ１４の最大定格電圧Ｖ_CER以
上にすれば、内部回路１２にその耐圧を超える電圧が印
加されることがない。従って、ＮＰＮバイポーラトラン
ジスタ１４の最大定格電圧Ｖ_CERと内部回路１２の耐圧
との差を、抵抗素子２７によって吸収することができ
る。

【００１３】

【実施例】以下、半導体集積回路装置の入力保護回路に
適用した本願の発明の第１及び第２実施例を、図１〜５
を参照しながら説明する。なお、図６に示した一従来例
と対応する構成部分には、同一の符号を付してある。

【００１４】図１、２が、第１実施例を示している。こ
の第１実施例では、図１に示す様に、入／出力端子とし
てのパッド１１と内部回路１２との間に、ＮＰＮバイポ
ーラトランジスタ１４のコレクタ１５が接続されてい
る。このＮＰＮバイポーラトランジスタ１４のエミッタ
１６は接地されており、ベース１７は抵抗素子１８を介
して接地されている。

【００１５】図２が、ＮＰＮバイポーラトランジスタ１
４の構造を示している。Ｐ型の半導体基板２１の表面に
Ｎ⁺型の埋込み拡散層２２が選択的に形成されており、
Ｎ型のエピタキシャル層２３が半導体基板２１上に形成
されている。Ｐ型の拡散層２４がエピタキシャル層２３
の表面に選択的に形成されており、更にＮ型の拡散層２
５が拡散層２４の表面に選択的に形成されている。ま
た、拡散層２４を取り囲むＰ型の拡散層２６がエピタキ
シャル層２３に形成されている。

【００１６】拡散層２５がエミッタ１６になっており、
拡散層２４のうちで拡散層２５下の部分がベース１７に
なっている。また、エピタキシャル層２３のうちで拡散
層２５の下方の部分がコレクタ１５になっており、埋込
み拡散層２２が埋込みコレクタになっている。拡散層２
６は素子分離用である。

【００１７】この様な第１実施例では、コレクタ１５で
あるエピタキシャル層２３及び埋込みコレクタである埋
込み拡散層２２に、パッド１１を介して所定値以下の電
圧が印加されても、拡散層２４との間のコレクタ接合の
みならず、半導体基板２１及び拡散層２６との間の何れ
の接合も、逆方向バイアスされる。従って、これらの接
合から成っているダイオードが導通しないので、電源の
投入または非投入に拘らずパッド１１は高インピーダン
スを維持する。

【００１８】一方、所定値を超える電圧がパッド１１に
印加されると、コレクタ１５であるエピタキシャル層２
３から、ベース１７である拡散層２４へ逆方向電流Ｉ_CB
が流れ、この拡散層２４に接続されている抵抗素子１８
に電流が流れるので、エミッタ１６である拡散層２５に
対して拡散層２４が高電位になる。この結果、エミッタ
接合が順方向バイアスされ、ＮＰＮバイポーラトランジ
スタ１４が導通し、コレクタ１５からエミッタ１６へ電
流が流れるので、静電気等による破壊から内部回路１２
を保護することができる。

【００１９】また、この第１実施例では、図２からも明
らかな様に、エピタキシャル層２３及び拡散層２４から
成る負の保護ダイオードと拡散層２４に接続されている
抵抗素子１８とを介してパッド１１が接地されていると
見ることができるので、別個の負の保護ダイオードの接
続を省略することによってパッド１１の寄生容量を低減
させることも可能である。

【００２０】ところで、ＮＰＮバイポーラトランジスタ
１４の最大定格電圧はベース抵抗に反比例するので、図
３に示す様に、Ｖ_CEO＜Ｖ_CER＜Ｖ_CESである。従っ
て、図４に示す第２実施例の様に、ＮＰＮバイポーラト
ランジスタ１４のコレクタ１５と内部回路１２との間に
抵抗素子２７を接続し、この抵抗素子２７を流れる電流
による電位降下分Ｖ＝ＩＲと内部回路１２の耐圧との和
をＶ_CER以上にすれば、内部回路１２にその耐圧を超え
る電圧が印加されることがない。従って、Ｖ_CERと内部
回路１２の耐圧との差を、抵抗素子２７によって吸収す
ることができる。

【００２１】図５は、この第２実施例における抵抗素子
２７を示している。この抵抗素子２７はＮ型の拡散層３
１中のＰ型の拡散層３２で形成されており、抵抗素子２
７を他の半導体素子から電気的に分離するために、拡散
層３１に電源電圧Ｖ_CCが印加されている。

【００２２】しかし、拡散層３１に電源電圧Ｖ_CCを印加
しているだけでは、電源の非投入状態でパッド１１に電
圧が印加されると、拡散層３１、３２から成るダイオー
ドが導通し、パッド１１が低インピーダンスになるの
で、図６に示した一従来例と同様の課題が発生する。

【００２３】そこで、この第２実施例における抵抗素子
２７では、図５に示す様に、拡散層３１、３２同士を短
絡させている。この様な構造では、拡散層３１、３２同
士が常に等電位であるので、拡散層３１、３２から成る
ダイオードが導通することはない。

【００２４】

【発明の効果】請求項１の入力保護回路では、電源の投
入または非投入に拘らず入／出力端子を高インピーダン
スに維持することができるので、この入／出力端子をバ
スライン等に接続することが可能であり、しかも、静電
気等による破壊から内部回路を保護することができるの
で、信頼性が高い。

【００２５】また、別個の負の保護ダイオードの接続を
省略することによって入／出力端子の寄生容量を低減さ
せることも可能であるので、内部回路を高周波で動作さ
せることが可能である。

【００２６】請求項２の入力保護回路では、ＮＰＮバイ
ポーラトランジスタの最大定格電圧と内部回路の耐圧と
の差を抵抗素子によって吸収することができるので、静
電気等による破壊から内部回路を容易に保護することが
できて、信頼性を容易に高めることができる。

【図面の簡単な説明】

【図１】本願の発明の第１実施例の回路図である。

【図２】第１実施例におけるＮＰＮバイポーラトランジ
スタの側断面図である。

【図３】ＮＰＮバイポーラトランジスタのベース抵抗と
最大定格電圧との関係を示す回路図である。

【図４】本願の発明の第２実施例の回路図である。

【図５】第２実施例における抵抗素子の側断面図であ
る。

【図６】本願の発明の一従来例の回路図である。

【符号の説明】

１１パッド１２内部回路１４ＮＰＮバイポーラトランジスタ１５コレクタ１６エミッタ１７ベース１８抵抗素子２７抵抗素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩崎晋貴鹿児島県国分市野口北５−１ソニー国分株式会社内

Claims

【特許請求の範囲】

【請求項１】ＮＰＮバイポーラトランジスタのコレク
タが入／出力端子に接続されており、前記ＮＰＮバイポーラトランジスタのエミッタが接地さ
れており、前記ＮＰＮバイポーラトランジスタのベースが抵抗素子
を介して接地されていることを特徴とする入力保護回
路。
【請求項２】前記コレクタと内部回路との間に抵抗素
子が接続されていることを特徴とする請求項１の入力保
護回路。