JP3207970B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3207970B2 JP3207970B2 JP15022593A JP15022593A JP3207970B2 JP 3207970 B2 JP3207970 B2 JP 3207970B2 JP 15022593 A JP15022593 A JP 15022593A JP 15022593 A JP15022593 A JP 15022593A JP 3207970 B2 JP3207970 B2 JP 3207970B2
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- zener zapping
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- semiconductor integrated
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Description
【０００１】
【産業上の利用分野】この発明は、回路特性を調整する
ための素子を有する半導体集積回路に関するものであ
る。
ための素子を有する半導体集積回路に関するものであ
る。
【０００２】
【従来の技術】半導体装置における拡散層を用いた回路
特性調整方法の１つに、ツェナーダイオードの破壊を用
いるツェナーザッピング法がある。ツェナーザッピング
を行うには、ＰＮ接合間に逆方向に電力を印加しダイオ
ードの破壊を行う。以下従来のツェナーザッピング法を
用いる場合の半導体集積回路について説明する。
特性調整方法の１つに、ツェナーダイオードの破壊を用
いるツェナーザッピング法がある。ツェナーザッピング
を行うには、ＰＮ接合間に逆方向に電力を印加しダイオ
ードの破壊を行う。以下従来のツェナーザッピング法を
用いる場合の半導体集積回路について説明する。
【０００３】図４は、半導体集積回路内においてトリミ
ング用抵抗２とツェナーザッピング用ダイオード１が並
列に接続された状態を示す。ツェナーザッピングを行う
際には、端子３に高電圧を印加し端子４に低電圧印加を
印加するか、端子３から端子４へ定電流を印加する。図
５に、半導体集積回路において回路特性を変化させるた
めにツェナーザッピングを用いる方法の一例を示す。図
４と同様、端子３を高電圧側（電流印加側）とし、端子
４を低電圧側としてツェナーザッピングを行う。
ング用抵抗２とツェナーザッピング用ダイオード１が並
列に接続された状態を示す。ツェナーザッピングを行う
際には、端子３に高電圧を印加し端子４に低電圧印加を
印加するか、端子３から端子４へ定電流を印加する。図
５に、半導体集積回路において回路特性を変化させるた
めにツェナーザッピングを用いる方法の一例を示す。図
４と同様、端子３を高電圧側（電流印加側）とし、端子
４を低電圧側としてツェナーザッピングを行う。
【０００４】
【発明が解決しようとする課題】図４の場合、ツェナー
ザッピング用ダイオード１と並列にトリミング用抵抗２
を接続しているため、電圧印加および電流印加の両方の
場合ともトリミング用抵抗２に電流が回り込んでしま
い、トリミング用抵抗２が小さくなればなるほど端子
３，４から供給する電流は増加する。
ザッピング用ダイオード１と並列にトリミング用抵抗２
を接続しているため、電圧印加および電流印加の両方の
場合ともトリミング用抵抗２に電流が回り込んでしま
い、トリミング用抵抗２が小さくなればなるほど端子
３，４から供給する電流は増加する。
【０００５】図５の場合、周辺回路５内で端子３と接続
状態となる素子が端子３に印加した高電圧により破壊さ
れることがある。そのため、トランジスタ等のＰＮ接合
の順方向やある程度の大きさを持った素子を接続する必
要があり、回路設計を行う上で制約を強いる。
状態となる素子が端子３に印加した高電圧により破壊さ
れることがある。そのため、トランジスタ等のＰＮ接合
の順方向やある程度の大きさを持った素子を接続する必
要があり、回路設計を行う上で制約を強いる。
【０００６】この発明の目的は、トランジスタのツェナ
ーザッピングによる破壊を防ぐことである。
ーザッピングによる破壊を防ぐことである。
【０００７】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、ツェナーザッピング用ダイオードと、このツ
ェナーザッピング用ダイオードのカソードにカソードが
直接接続されてツェナーザッピングに要する電圧よりも
耐圧が高い高耐圧ダイオードと、エミッタ・ベース接合
の導通方向が高耐圧ダイオードの導通方向と同じとなる
ようにツェナーザッピング用ダイオードのアノードにエ
ミッタを直接接続したトランジスタとを備えている。
積回路は、ツェナーザッピング用ダイオードと、このツ
ェナーザッピング用ダイオードのカソードにカソードが
直接接続されてツェナーザッピングに要する電圧よりも
耐圧が高い高耐圧ダイオードと、エミッタ・ベース接合
の導通方向が高耐圧ダイオードの導通方向と同じとなる
ようにツェナーザッピング用ダイオードのアノードにエ
ミッタを直接接続したトランジスタとを備えている。
【０００８】
【０００９】
【作用】この発明の半導体集積回路によれば、ツェナー
ザッピングの際にツェナーザッピング用端子から供給さ
れる電流がトランジスタへ回り込まない。
ザッピングの際にツェナーザッピング用端子から供給さ
れる電流がトランジスタへ回り込まない。
【００１０】
図１は、半導体集積回路の参考例の回路図である。図１
において、ツェナーザッピング用ダイオード１とトリミ
ング用抵抗２の間には、その耐圧がツェナーザッピング
に要する電圧よりも高い高耐圧ダイオード７を、整流方
向がツェナーザッピング用ダイオード１と逆向きになる
ように接続している。
において、ツェナーザッピング用ダイオード１とトリミ
ング用抵抗２の間には、その耐圧がツェナーザッピング
に要する電圧よりも高い高耐圧ダイオード７を、整流方
向がツェナーザッピング用ダイオード１と逆向きになる
ように接続している。
【００１１】このツェナーザッピング用ダイオード１
は、コンタクト窓のサイズが８μｍ、コンタクト間の距
離が１２μｍで耐圧は７Ｖである。このツェナーザッピ
ング用ダイオード１と並列に５００Ωの拡散トリミング
用抵抗２を従来例の図４のように接続しツェナーザッピ
ングを行う場合には、１００ｍＡ、２３Ｖの電力供給が
必要となる。
は、コンタクト窓のサイズが８μｍ、コンタクト間の距
離が１２μｍで耐圧は７Ｖである。このツェナーザッピ
ング用ダイオード１と並列に５００Ωの拡散トリミング
用抵抗２を従来例の図４のように接続しツェナーザッピ
ングを行う場合には、１００ｍＡ、２３Ｖの電力供給が
必要となる。
【００１２】しかし、耐圧が５０Ｖの高耐圧ダイオード
７を図１のように接続すると、必要な電力は６０ｍＡ、
２３Ｖとなりこの値はツェナーザッピング用ダイオード
１を単体でツェナーザッピングするのに要する電力とま
ったく変わらない。このように、ツェナーザッピング時
に要する電圧よりも耐圧が高い高耐圧ダイオード７を、
図１のように接続することにより、端子３から端子４へ
と流れる電流は、ツェナーザッピング用ダイオード１以
外の部分へは流れないので、トリミング用抵抗２への電
流の回り込みを防止できる。
７を図１のように接続すると、必要な電力は６０ｍＡ、
２３Ｖとなりこの値はツェナーザッピング用ダイオード
１を単体でツェナーザッピングするのに要する電力とま
ったく変わらない。このように、ツェナーザッピング時
に要する電圧よりも耐圧が高い高耐圧ダイオード７を、
図１のように接続することにより、端子３から端子４へ
と流れる電流は、ツェナーザッピング用ダイオード１以
外の部分へは流れないので、トリミング用抵抗２への電
流の回り込みを防止できる。
【００１３】〔第１の実施例〕 図２は、この発明の半導体集積回路の第１の実施例の回
路図である。図３はその具体的回路図である。図２およ
び図３において、ツェナーザッピング用ダイオード１の
高電位印加側に、その耐圧がツェナーザッピングに要す
る電圧よりも高い高耐圧ダイオード７を、整流方向がツ
ェナーザッピング用ダイオード１と逆向きになるように
接続している。
路図である。図３はその具体的回路図である。図２およ
び図３において、ツェナーザッピング用ダイオード１の
高電位印加側に、その耐圧がツェナーザッピングに要す
る電圧よりも高い高耐圧ダイオード７を、整流方向がツ
ェナーザッピング用ダイオード１と逆向きになるように
接続している。
【００１４】ツェナーザッピング用ダイオード１は、参
考例と同様にコンタクト窓のサイズが８μｍ、コンタク
ト間の距離が１２μｍで耐圧は７Ｖである。従来、ツェ
ナーザッピング用ダイオードとＮＰＮトランジスタのエ
ミッタ・ベース接合を接続する場合には、図６のように
ＮＰＮトランジスタ８のエミッタ・ベース接合の順方向
に回り込み電流が流れる方向でしか接続ができなかっ
た。また、ＮＰＮトランジスタのエミッタ・ベース接合
の逆方向に回り込み電流が流れる方向で接続を行う場合
には、図７のようにＮＰＮトランジスタ８とツェナーザ
ッピング用ダイオード１の間に２ｋΩ以上の抵抗９を入
れないとＮＰＮトランジスタ８のエミッタ・ベース接合
の破壊が起こってしまう。
考例と同様にコンタクト窓のサイズが８μｍ、コンタク
ト間の距離が１２μｍで耐圧は７Ｖである。従来、ツェ
ナーザッピング用ダイオードとＮＰＮトランジスタのエ
ミッタ・ベース接合を接続する場合には、図６のように
ＮＰＮトランジスタ８のエミッタ・ベース接合の順方向
に回り込み電流が流れる方向でしか接続ができなかっ
た。また、ＮＰＮトランジスタのエミッタ・ベース接合
の逆方向に回り込み電流が流れる方向で接続を行う場合
には、図７のようにＮＰＮトランジスタ８とツェナーザ
ッピング用ダイオード１の間に２ｋΩ以上の抵抗９を入
れないとＮＰＮトランジスタ８のエミッタ・ベース接合
の破壊が起こってしまう。
【００１５】しかし、耐圧が５０Ｖの高耐圧ダイオード
７を図３のように接続することにより、ＮＰＮトランジ
スタ８のエミッタ・ベース接合は逆方向に回り込み電流
が流れる方向の接続であるにも関わらず、回り込み電流
が抑えられるため、トランジスタ８はまったく破壊され
なくなる。この実施例ではＮＰＮトランジスタのエミッ
タ・ベース接合を例にあげたが、ツェナーザッピングに
要する電圧よりも低い耐圧しか持たない他の接合の場合
でも同様である。
７を図３のように接続することにより、ＮＰＮトランジ
スタ８のエミッタ・ベース接合は逆方向に回り込み電流
が流れる方向の接続であるにも関わらず、回り込み電流
が抑えられるため、トランジスタ８はまったく破壊され
なくなる。この実施例ではＮＰＮトランジスタのエミッ
タ・ベース接合を例にあげたが、ツェナーザッピングに
要する電圧よりも低い耐圧しか持たない他の接合の場合
でも同様である。
【００１６】
【発明の効果】この発明の半導体集積回路は、ツェナー
ザッピングの際に保護用の抵抗を介在させることなく、
ツェナーザッピング用端子から供給される電流がトラン
ジスタへ回り込むことを防ぎ、トランジスタのツェナー
ザッピングによる破壊を防ぐことができる。
ザッピングの際に保護用の抵抗を介在させることなく、
ツェナーザッピング用端子から供給される電流がトラン
ジスタへ回り込むことを防ぎ、トランジスタのツェナー
ザッピングによる破壊を防ぐことができる。
【図１】半導体集積回路の参考例の回路図である。
【図２】この発明の半導体集積回路の第１の実施例の回
路図である。
路図である。
【図３】図２の具体的回路図である。
【図４】従来の半導体集積回路の回路図である。
【図５】従来の半導体集積回路の回路図である。
【図６】従来の半導体集積回路の回路図である。
【図７】従来の半導体集積回路の回路図である。
１ ツェナーザッピング用ダイオード ２ トリミング用抵抗 ３ 高電位側端子 ４ 低電位側端子 ５ 周辺回路 ６ 周辺回路 ７ 高耐圧ダイオード ８ ＮＰＮトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】 ツェナーザッピング用ダイオードと、こ
のツェナーザッピング用ダイオードのカソードにカソー
ドが直接接続されてツェナーザッピングに要する電圧よ
りも耐圧が高い高耐圧ダイオードと、エミッタ・ベース
接合の導通方向が高耐圧ダイオードの導通方向と同じと
なるように前記ツェナーザッピング用ダイオードのアノ
ードにエミッタを直接接続したトランジスタとを備えた
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15022593A JP3207970B2 (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15022593A JP3207970B2 (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0722580A JPH0722580A (ja) | 1995-01-24 |
| JP3207970B2 true JP3207970B2 (ja) | 2001-09-10 |
Family
ID=15492282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15022593A Expired - Fee Related JP3207970B2 (ja) | 1993-06-22 | 1993-06-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207970B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014103276A (ja) * | 2012-11-20 | 2014-06-05 | Shindengen Electric Mfg Co Ltd | トリミング回路、集積回路装置、及びトリミング方法 |
-
1993
- 1993-06-22 JP JP15022593A patent/JP3207970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722580A (ja) | 1995-01-24 |
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