JPS63146459A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63146459A JPS63146459A JP61295921A JP29592186A JPS63146459A JP S63146459 A JPS63146459 A JP S63146459A JP 61295921 A JP61295921 A JP 61295921A JP 29592186 A JP29592186 A JP 29592186A JP S63146459 A JPS63146459 A JP S63146459A
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- Japan
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- Pending
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- 239000012535 impurity Substances 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入出力端子、特にシステム中バスに接続される
入出力兼用端子を備えた半導体集積回路装置の保謙回路
に関するものである。
入出力兼用端子を備えた半導体集積回路装置の保謙回路
に関するものである。
従来の半導体集積回路においては、装置外部から加わる
サージに対して半導体集積回路を保護する所−静電保護
素子（以下ＥＳＤ素子と記す）として例えは第４図の様
な例がある。すなわち正の方向のサージに対しては電源
端子３と入出力兼用端子４との間に接続されたダイオー
ド１及び入出力兼用端子４と接地との間に接続されたＮ
ＰＮ）ランジスタ２の順方向動作によシ、又、負の方向
のサージに対してはＮＰＮ）う／ラスタ２の逆方向動作
及びＮＰＮ）ランジスタ２のコレクターサブストレート
のＰＮ接合順方向で電流をひいて、入出力兼用端子４に
接続される内部回路を保護している。
サージに対して半導体集積回路を保護する所−静電保護
素子（以下ＥＳＤ素子と記す）として例えは第４図の様
な例がある。すなわち正の方向のサージに対しては電源
端子３と入出力兼用端子４との間に接続されたダイオー
ド１及び入出力兼用端子４と接地との間に接続されたＮ
ＰＮ）ランジスタ２の順方向動作によシ、又、負の方向
のサージに対してはＮＰＮ）う／ラスタ２の逆方向動作
及びＮＰＮ）ランジスタ２のコレクターサブストレート
のＰＮ接合順方向で電流をひいて、入出力兼用端子４に
接続される内部回路を保護している。
しかし、かかる従来のＥＳＤ素子には以下の様な欠点が
あった。すなわちＥＳＤ素子の接続された入出力兼用端
子が集積回路装置の外部のパスラインに接続されている
場合、ＥＳＤ素子をもつ集積回路装置の電源が遮断され
ると、外部のパスラインからのＩＩＥ流が入出力兼用端
子に流れ込み、さらにはＥＮＤ素子のダイオード１を導
通させて電源端子３を介して電源へ電流が流れ込む。こ
のため、外部のパスラインのレベルが下がってしまい、
これによシ他のシステムにも影響を及はす、という問題
点があった。
あった。すなわちＥＳＤ素子の接続された入出力兼用端
子が集積回路装置の外部のパスラインに接続されている
場合、ＥＳＤ素子をもつ集積回路装置の電源が遮断され
ると、外部のパスラインからのＩＩＥ流が入出力兼用端
子に流れ込み、さらにはＥＮＤ素子のダイオード１を導
通させて電源端子３を介して電源へ電流が流れ込む。こ
のため、外部のパスラインのレベルが下がってしまい、
これによシ他のシステムにも影響を及はす、という問題
点があった。
本発明によれば半導体集積回路の入出力端子と電源端子
との間に入出力端子から電源へ向かって順方向となるダ
イオードと入出力端子から電源へ向かって逆方向となる
ダイオードを直列に接続している。
との間に入出力端子から電源へ向かって順方向となるダ
イオードと入出力端子から電源へ向かって逆方向となる
ダイオードを直列に接続している。
かかる構成によれば、入出力端子と電源端子との間に逆
方向に直列接続された２つのダイオードを有しているの
で、電源が遮断されても、入出力端子に接続された外部
のパスラインのレベルを変化させないようにしている。
方向に直列接続された２つのダイオードを有しているの
で、電源が遮断されても、入出力端子に接続された外部
のパスラインのレベルを変化させないようにしている。
このため、システム全体が動作している場合にも本発明
による静電像膜回路を備えた半導体集積回路のみの電源
を遮断させる事が可能になるというものである。
による静電像膜回路を備えた半導体集積回路のみの電源
を遮断させる事が可能になるというものである。
次に、具体的な実施例とその動作について図面を参照し
て説明する。第１図に一実施例を示す。
て説明する。第１図に一実施例を示す。
入出力兼用端子４と電源端子３との間に順方向バイアス
されるダイオード１′と逆方向バイアスされるダイオー
ド１とを直列に接続している。入出力兼用端子４と接地
との間にはＮＰＮ）ランジスタ２のコレクタ拳エミッタ
間が接続されそのペースは抵抗を介して接地されている
。まず、正のサージが入出力兼用端子４に入った場合、
ＮＰＮトランジスタ２の順方向動作及びダイオード１の
順方向動作とダイオードｌの逆方向ブレークダウンとで
電流をひく。この際ダイオード１，１′は入出力兼用端
子４と電源端子３との間を低インピーダンスで接続して
よシ素速く電流が引ける様にしたものである。一方、例
えば入出力兼用端子４が高レベル状態の時にｔ源が遮断
されてもダイオード１′が逆方向で入っているために入
出力兼用端子４から電流が流れる事はなく従って入出力
兼用端子４に接続される外部のパスラインに信号があっ
ても、その信号レベルを変化さすことがない。
されるダイオード１′と逆方向バイアスされるダイオー
ド１とを直列に接続している。入出力兼用端子４と接地
との間にはＮＰＮ）ランジスタ２のコレクタ拳エミッタ
間が接続されそのペースは抵抗を介して接地されている
。まず、正のサージが入出力兼用端子４に入った場合、
ＮＰＮトランジスタ２の順方向動作及びダイオード１の
順方向動作とダイオードｌの逆方向ブレークダウンとで
電流をひく。この際ダイオード１，１′は入出力兼用端
子４と電源端子３との間を低インピーダンスで接続して
よシ素速く電流が引ける様にしたものである。一方、例
えば入出力兼用端子４が高レベル状態の時にｔ源が遮断
されてもダイオード１′が逆方向で入っているために入
出力兼用端子４から電流が流れる事はなく従って入出力
兼用端子４に接続される外部のパスラインに信号があっ
ても、その信号レベルを変化さすことがない。
第２図には本発明の他の実施例を示す。本実施例では正
の方向のサージに関して入出力兼用端子４と接地端子と
の間にも逆方向バイアスされるダイオード５を用いてい
る。その他の回路構成および動作は第１図の実施例と同
じである。このため同様の効果をよシ簡単な構成で容易
に実現できる。
の方向のサージに関して入出力兼用端子４と接地端子と
の間にも逆方向バイアスされるダイオード５を用いてい
る。その他の回路構成および動作は第１図の実施例と同
じである。このため同様の効果をよシ簡単な構成で容易
に実現できる。
第３図（ａ） 、 （ｂ）は本発明の更に他の実施例を
示すもので、マスタースライス方式の集積回路に好適な
実施例である。マスタースライス方式の集積回はＭＯ８
ＦＥ’Ｉ’１抵抗等の素子が半導体基板上にあらかじめ
作られており、配線全形成するだけで回路構成が形成さ
れる。ダイオードはこれら素子のうち抵抗を用いて形成
される。
示すもので、マスタースライス方式の集積回路に好適な
実施例である。マスタースライス方式の集積回はＭＯ８
ＦＥ’Ｉ’１抵抗等の素子が半導体基板上にあらかじめ
作られており、配線全形成するだけで回路構成が形成さ
れる。ダイオードはこれら素子のうち抵抗を用いて形成
される。
すなわち、第３図（勾に示すように、■Ｃ内には内部回
路６およびそれに連らなる電源端子３、入出力兼用端子
４、拡散抵抗Ｒ１，Ｒ２およびこれら拡散抵抗Ｒ１，ａ
ｔの寄生ダイオードＤｓ、Ｄｘｔ−有している。拡散抵
抗Ｒｓの両端子は電源ラインに接続されて、この拡散抵
抗Ｒ１と拡散抵抗Ｒ１の形成された領域とのなすＰＮ接
合による寄生ダイオードＤ１が保１ＩＩＸ子の一部とし
て用いられる。
路６およびそれに連らなる電源端子３、入出力兼用端子
４、拡散抵抗Ｒ１，Ｒ２およびこれら拡散抵抗Ｒ１，ａ
ｔの寄生ダイオードＤｓ、Ｄｘｔ−有している。拡散抵
抗Ｒｓの両端子は電源ラインに接続されて、この拡散抵
抗Ｒ１と拡散抵抗Ｒ１の形成された領域とのなすＰＮ接
合による寄生ダイオードＤ１が保１ＩＩＸ子の一部とし
て用いられる。
拡散抵抗Ｒ２の両端子も入出力兼用端子４に接続され、
この拡散抵抗Ｒ１と拡散抵抗Ｒ２の形成された領域との
なすＰＮ接合による寄生ダイオードＤ２も保護素子の一
部として用いられる。これら拡散抵抗Ｒ１とＲ２とｆ、
同じ領域に形成することによって、２つの寄生ダイオー
ドＤ１．Ｄｚは互いに逆方向に直列に接続される。
この拡散抵抗Ｒ１と拡散抵抗Ｒ２の形成された領域との
なすＰＮ接合による寄生ダイオードＤ２も保護素子の一
部として用いられる。これら拡散抵抗Ｒ１とＲ２とｆ、
同じ領域に形成することによって、２つの寄生ダイオー
ドＤ１．Ｄｚは互いに逆方向に直列に接続される。
かかる拡散抵抗Ｒ１，ｋｃｚは第３図（ｂ）のように構
成される。Ｐ型シリコン基＆１１の抵抗形成部にＮ型不
純物を高濃度に拡散して埋込み領域１２ｉ形成するとと
もに、Ｐ型不続物を高濃度に拡散してチャンネルストッ
パー領域１３ｔ−形成する。その後Ｎ型シリコンエピタ
キシャル層１４を気相成長し九後、選択酸化によって厚
い絶縁膜１５を形成する。エピタキシャル層１４の１つ
の領域を二分する位置に埋込層１２に達するようＮＷ不
純物を高濃度に拡散してＮ＋領域１８を形成する。Ｎ＋
領域１８で２分された領域に、各々Ｐ形不純物を拡散し
てＰ型抵抗領域１６ 、１６’ を形成し、各両端に
ｐ ｆＪ領域１７．１７ ｔ−形成する。Ｐ 領域
１７．１７’ は電極取出し領域として電源端子３、入
出力兼用端子４に接続される。
成される。Ｐ型シリコン基＆１１の抵抗形成部にＮ型不
純物を高濃度に拡散して埋込み領域１２ｉ形成するとと
もに、Ｐ型不続物を高濃度に拡散してチャンネルストッ
パー領域１３ｔ−形成する。その後Ｎ型シリコンエピタ
キシャル層１４を気相成長し九後、選択酸化によって厚
い絶縁膜１５を形成する。エピタキシャル層１４の１つ
の領域を二分する位置に埋込層１２に達するようＮＷ不
純物を高濃度に拡散してＮ＋領域１８を形成する。Ｎ＋
領域１８で２分された領域に、各々Ｐ形不純物を拡散し
てＰ型抵抗領域１６ 、１６’ を形成し、各両端に
ｐ ｆＪ領域１７．１７ ｔ−形成する。Ｐ 領域
１７．１７’ は電極取出し領域として電源端子３、入
出力兼用端子４に接続される。
かかる実施例によっても、電源に対して入出力兼用端子
４に正のサージ電圧が印加された時、拡散抵抗Ｒ１の寄
生ダイオードＤ１の逆方向ブレークダウン特性と拡散抵
抗Ｒ意゛の寄生ダイオードＤ＝の順方向特性による電流
パスによって内部回路６を破壊から防ぐ。一方、入出力
兼用端子４がシステムのパスラインに接続されたまま入
出力兼用端子４を有するＩＣの電源が遮断されても、寄
生ダイオードＤｓ、Ｄ＊が互いに逆方向に接続されてい
るため、入出力兼用端子４を介してパスラインに電流が
流れることはなく、パスラインの電位像下等は生じない
。尚、拡散抵抗Ｒｓ 、Ｒｔのブレークダウン電圧は通
常１００マ位はあるが、Ｐ 領域１７．１７’の不純物
濃度を制御して数１０ＶＫＩＩ整される。
４に正のサージ電圧が印加された時、拡散抵抗Ｒ１の寄
生ダイオードＤ１の逆方向ブレークダウン特性と拡散抵
抗Ｒ意゛の寄生ダイオードＤ＝の順方向特性による電流
パスによって内部回路６を破壊から防ぐ。一方、入出力
兼用端子４がシステムのパスラインに接続されたまま入
出力兼用端子４を有するＩＣの電源が遮断されても、寄
生ダイオードＤｓ、Ｄ＊が互いに逆方向に接続されてい
るため、入出力兼用端子４を介してパスラインに電流が
流れることはなく、パスラインの電位像下等は生じない
。尚、拡散抵抗Ｒｓ 、Ｒｔのブレークダウン電圧は通
常１００マ位はあるが、Ｐ 領域１７．１７’の不純物
濃度を制御して数１０ＶＫＩＩ整される。
以上説明した様に本発明によるＥＳＤ素子を入出力端子
に付加するφによシ、システム全体が動作している時で
も本発明によるＥＳＤ素子をもつ集積回路装置のみの電
源を遮断する事が他のシステムに影響することなく可能
になる。
に付加するφによシ、システム全体が動作している時で
も本発明によるＥＳＤ素子をもつ集積回路装置のみの電
源を遮断する事が他のシステムに影響することなく可能
になる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図（ａ）は本発明の
更に他の実施例を示す回路図、第３図（呻はこの更に他
の実施例を具体化した構造断面図、第４図は従来例を示
す回路図である。 １ 、１’ 、 ５・・・・・・ダイオード、２・・・
−・・ＮＰＮ ）ランジスタ、３・・・・・・電源端子
、４・・・・・・入出力兼用端子、６・・・・・・内部
回路、Ｒ１，Ｒｚ・・・・・・拡散抵抗、ｐｌ、１）ｚ
−・・・・・寄主ダイオード。 第３１ＺＪＪ（ｂ）
明の他の実施例を示す回路図、第３図（ａ）は本発明の
更に他の実施例を示す回路図、第３図（呻はこの更に他
の実施例を具体化した構造断面図、第４図は従来例を示
す回路図である。 １ 、１’ 、 ５・・・・・・ダイオード、２・・・
−・・ＮＰＮ ）ランジスタ、３・・・・・・電源端子
、４・・・・・・入出力兼用端子、６・・・・・・内部
回路、Ｒ１，Ｒｚ・・・・・・拡散抵抗、ｐｌ、１）ｚ
−・・・・・寄主ダイオード。 第３１ＺＪＪ（ｂ）
Claims (1)
- 電源端子および入出力端子を有する半導体集積回路にお
いて、前記入出力端子と前記電源端子との間に該入出力
端子から該電源端子へ向かって順方向となるダイオード
と該入出力端子から該電源端子へ向かって逆方向となる
ダイオードとを直列に接続した事を特徴とする半導体集
積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16721286 | 1986-07-15 | ||
| JP61-167212 | 1986-07-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63146459A true JPS63146459A (ja) | 1988-06-18 |
Family
ID=15845500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61295921A Pending JPS63146459A (ja) | 1986-07-15 | 1986-12-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027458A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | 半導体集積回路装置 |
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| WO2014125862A1 (ja) * | 2013-02-12 | 2014-08-21 | セイコーインスツル株式会社 | クランプ素子を備えた半導体装置 |
-
1986
- 1986-12-12 JP JP61295921A patent/JPS63146459A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027458A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | 半導体集積回路装置 |
| JP2000307070A (ja) * | 1999-04-22 | 2000-11-02 | Fujitsu Ltd | 保護回路を有する半導体装置 |
| WO2014125862A1 (ja) * | 2013-02-12 | 2014-08-21 | セイコーインスツル株式会社 | クランプ素子を備えた半導体装置 |
| JP2014154786A (ja) * | 2013-02-12 | 2014-08-25 | Seiko Instruments Inc | クランプ素子を備えた半導体装置 |
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