JPS61255053A - 半導体集積回路装置の静電破壊防止装置 - Google Patents
半導体集積回路装置の静電破壊防止装置Info
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- JPS61255053A JPS61255053A JP9850385A JP9850385A JPS61255053A JP S61255053 A JPS61255053 A JP S61255053A JP 9850385 A JP9850385 A JP 9850385A JP 9850385 A JP9850385 A JP 9850385A JP S61255053 A JPS61255053 A JP S61255053A
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- 239000000758 substrate Substances 0.000 claims abstract description 18
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- 230000002265 prevention Effects 0.000 claims description 30
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000000926 separation method Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置の静電破壊防止装置の
構造に関するものである。
構造に関するものである。
第４図は従来の半導体集積回路装置の静電破壊防止装置
の構成を示す回路図で、３１は入力端子、３２は入力Ｎ
ＰＮ ）ランジスタ、３３はｉｆｆ記入力ＮＰＮ ）ラ
ンジスタ３２の静電破壊を防止するために設（すられた
電流制限用抵抗体、３４は静電破壊防止用ダイ２オード
である。第５図は第４図に示した静電破壊防止装置の構
造を示す断面図で、第４図と同一符号は同一部分を示し
、４１はｐ−型半導体基板、４２．４３はｎ中盤埋込領
域、４４゜４５はｎ−型半導体層、４６はｐ＋型分離領
域、４７．４８はｐ型拡散領域、４９．５０はｎ生型拡
散領域、５１．５２は誘電体領域である分離用酸化物領
域、ｖＩは電源端子である。
の構成を示す回路図で、３１は入力端子、３２は入力Ｎ
ＰＮ ）ランジスタ、３３はｉｆｆ記入力ＮＰＮ ）ラ
ンジスタ３２の静電破壊を防止するために設（すられた
電流制限用抵抗体、３４は静電破壊防止用ダイ２オード
である。第５図は第４図に示した静電破壊防止装置の構
造を示す断面図で、第４図と同一符号は同一部分を示し
、４１はｐ−型半導体基板、４２．４３はｎ中盤埋込領
域、４４゜４５はｎ−型半導体層、４６はｐ＋型分離領
域、４７．４８はｐ型拡散領域、４９．５０はｎ生型拡
散領域、５１．５２は誘電体領域である分離用酸化物領
域、ｖＩは電源端子である。
以下、従来の静電破壊防止装置の動作について説明する
。
。
正のサージ電圧が入力端子３１に加わった場合。
このサージ電流は電流制限用抵抗体３３によって制限さ
れたのち、入力ＮＰＮ）ランジスタ３２に流れ込む。こ
のとき人力ＮＰＮ ）ランジスタ３２は、ベース・エミ
ッタ接合、ベース・コＶクタ接合が順方向にバイアスさ
れるのでサージ耐圧が高く、静電破壊より免れる。
れたのち、入力ＮＰＮ）ランジスタ３２に流れ込む。こ
のとき人力ＮＰＮ ）ランジスタ３２は、ベース・エミ
ッタ接合、ベース・コＶクタ接合が順方向にバイアスさ
れるのでサージ耐圧が高く、静電破壊より免れる。
一方、負のサージ電圧が入力端子３１に印加された場合
、ｐｍ拡散領域４７．ｎ＋槃拡散領域４９とから形成さ
れる静電破壊防止用ダイオード３４により、電源端子Ｖ
１ｇから入力端子３１へ放電される。
、ｐｍ拡散領域４７．ｎ＋槃拡散領域４９とから形成さ
れる静電破壊防止用ダイオード３４により、電源端子Ｖ
１ｇから入力端子３１へ放電される。
上記のような従来の静電破壊防止装置は、静電保護ダイ
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路装置の高速
化とともにその接合の深さが浅（なる傾向にあるため、
静電破壊防止用ダイオードが破壊されやすくなるという
問題点があった。
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路装置の高速
化とともにその接合の深さが浅（なる傾向にあるため、
静電破壊防止用ダイオードが破壊されやすくなるという
問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、正負のサージ電圧に対する静電破壊耐量の高い半
導体集積回路装置の静電破壊防止装置を得ることを目的
とする。
ので、正負のサージ電圧に対する静電破壊耐量の高い半
導体集積回路装置の静電破壊防止装置を得ることを目的
とする。
この発明に係る半導体集積回路装置の静電破壊防止装置
は、半導体集積回路装置が構成される半導体基板に、電
流制限用抵抗体と低不純物濃度の半導体より構成される
第１および第２の静電破壊防止用ダイオードと、ラテラ
ル構造の静電破壊防止用トランジスタを形成したもので
ある。
は、半導体集積回路装置が構成される半導体基板に、電
流制限用抵抗体と低不純物濃度の半導体より構成される
第１および第２の静電破壊防止用ダイオードと、ラテラ
ル構造の静電破壊防止用トランジスタを形成したもので
ある。
され、負のサージ電圧が加わった場合には第１および第
２の静電破壊防止用ダイオードと静電破壊防止用トラン
ジスタを介して放電が行われる。
２の静電破壊防止用ダイオードと静電破壊防止用トラン
ジスタを介して放電が行われる。
第１図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図で、１はｐ−ｍ半導
体基板、２．３はそれぞれ第１および第２の半導体埋込
領域である高不純物濃度のｎ” ｍ埋込領域、４．５は
ｐ生型分離領域、６゜Ｔ、８は低不純物濃度のｎ−型半
導体層、９．１０゜１１はそれぞれ第１．第３および第
４の半導体領域である高不純物濃度のｎ生型拡散領域、
１２は第２の半導体領域であるｐ型拡散領域、１３．１
４は誘電体領域である分離用酸化物領域、１５は入力端
子、ＶＣＣＩ Ｖｇｇは電源端子である、また第２図は
第１図に示した静電破壊防止装置の等価回路図で、第１
図と同一符号は同一部分を示し、１６は入力ＮＰＮ）ラ
ンジスタ、１Ｔは電流制限用抵抗体、１８．１９は第１
および第２の静電破壊防止用ダイオード、２０は静電破
壊防止用トランジスタである。
装置の一実施例の構成を示す断面図で、１はｐ−ｍ半導
体基板、２．３はそれぞれ第１および第２の半導体埋込
領域である高不純物濃度のｎ” ｍ埋込領域、４．５は
ｐ生型分離領域、６゜Ｔ、８は低不純物濃度のｎ−型半
導体層、９．１０゜１１はそれぞれ第１．第３および第
４の半導体領域である高不純物濃度のｎ生型拡散領域、
１２は第２の半導体領域であるｐ型拡散領域、１３．１
４は誘電体領域である分離用酸化物領域、１５は入力端
子、ＶＣＣＩ Ｖｇｇは電源端子である、また第２図は
第１図に示した静電破壊防止装置の等価回路図で、第１
図と同一符号は同一部分を示し、１６は入力ＮＰＮ）ラ
ンジスタ、１Ｔは電流制限用抵抗体、１８．１９は第１
および第２の静電破壊防止用ダイオード、２０は静電破
壊防止用トランジスタである。
第１図および第２図から明らかなように、ｐ型拡散領域
１２は電流制限用抵抗体ＩＴとなり、ｎ＋型拡散領域９
とｎ−型半導体層６とｐ−型半導体基板１とから第１の
静電破壊防止用ダイオード１８が形成され、ｎ生型拡散
領域１０とｎ−型半導体層７とｎ中型埋込領域２とｐ−
型半導体基板１とから第２の静電破壊防止用ダイオード
１９が形成され、さらにｎ十屋埋込領域２ｔエミッタ、
ｐ−型半導体基板１をベース、ｎ中型埋込領域３ｔコＶ
りターとして静電破壊防止用ＮＰＮ）ランジスタ２０正
のサージ電圧が入力端子１５に加わった場合、このサー
ジＩＥｆＬは電流制限用抵抗体１Ｔによって制限された
のち、入力ＮＰＮ）ランジスタ１６に流れ込む。このと
き人力ＮＰＮ ）ランジスタ１６は、ペース−エミッタ
接合、ベース・コＶクタ誉合が順方向にバイアスされる
のでサージ耐圧が高く、静電破壊より免れる。
１２は電流制限用抵抗体ＩＴとなり、ｎ＋型拡散領域９
とｎ−型半導体層６とｐ−型半導体基板１とから第１の
静電破壊防止用ダイオード１８が形成され、ｎ生型拡散
領域１０とｎ−型半導体層７とｎ中型埋込領域２とｐ−
型半導体基板１とから第２の静電破壊防止用ダイオード
１９が形成され、さらにｎ十屋埋込領域２ｔエミッタ、
ｐ−型半導体基板１をベース、ｎ中型埋込領域３ｔコＶ
りターとして静電破壊防止用ＮＰＮ）ランジスタ２０正
のサージ電圧が入力端子１５に加わった場合、このサー
ジＩＥｆＬは電流制限用抵抗体１Ｔによって制限された
のち、入力ＮＰＮ）ランジスタ１６に流れ込む。このと
き人力ＮＰＮ ）ランジスタ１６は、ペース−エミッタ
接合、ベース・コＶクタ誉合が順方向にバイアスされる
のでサージ耐圧が高く、静電破壊より免れる。
そして、第１および第２の静電破壊防止用ダイオード１
８．１９は、比較的低不純物濃度の半導体より形成され
ているので、逆バイアスによって破壊されないようセな
っている。
８．１９は、比較的低不純物濃度の半導体より形成され
ているので、逆バイアスによって破壊されないようセな
っている。
一方、負のサージ電圧が入力端子１５に加わった場合、
第１および第２の静電破壊防止用ダイオード１８．１９
によって電源端子ｖＬｔから入力端子１５への放電が行
われるとともに、静電破壊防止用ＮＰＮトランジスタ２
０によって゛＠源端子■ｃｃからも入力端子１５への放
電が行われる。この放＠によって、入力ＮＰＮ）ランジ
スタ１６に負のサージ電圧が加わるのを防ぐことができ
、入力ＮＰＮ）ランジスタ１６の静電破壊を免れる。
第１および第２の静電破壊防止用ダイオード１８．１９
によって電源端子ｖＬｔから入力端子１５への放電が行
われるとともに、静電破壊防止用ＮＰＮトランジスタ２
０によって゛＠源端子■ｃｃからも入力端子１５への放
電が行われる。この放＠によって、入力ＮＰＮ）ランジ
スタ１６に負のサージ電圧が加わるのを防ぐことができ
、入力ＮＰＮ）ランジスタ１６の静電破壊を免れる。
また第３図はこの発明の半導体集積回路装置の静電破壊
防止装置の他の実施例の構成を示す断面図で、第１図お
よび第２図と同一符号は同一部分を示し、２１．２２は
ｎ生型拡散領域、２３はｐ型拡散領域である。
防止装置の他の実施例の構成を示す断面図で、第１図お
よび第２図と同一符号は同一部分を示し、２１．２２は
ｎ生型拡散領域、２３はｐ型拡散領域である。
この実施例では、静電破壊防止装置に隣接してｎ−型半
導体層８０表面部にｎ十Ｍ拡散領域２１をエミッタ、ｐ
型拡散領域２３Ｙベース、 ｎ”凰拡散領域２２’Ｙ
フＶクタとする入力ＮＰＮ）ランジスタ１６’につくり
つげた構成としている。
導体層８０表面部にｎ十Ｍ拡散領域２１をエミッタ、ｐ
型拡散領域２３Ｙベース、 ｎ”凰拡散領域２２’Ｙ
フＶクタとする入力ＮＰＮ）ランジスタ１６’につくり
つげた構成としている。
なお、上記実施例で示した各半導体の導［ｆｆｉは、そ
れぞれ反対の導電型としてもよい。
れぞれ反対の導電型としてもよい。
この発明は以上説明したとおり、半導体集積回路装置が
構成される半導体基板に′ＩＩＬ流制限用抵抗体と低不
純物濃度の半導体より構成される第１および第２の静電
破談防止用ダイオードとラテラル構造の静電破壊防止用
トランジスタを形成したので、半導体９に積回路装置の
高速化に伴って砿合が浅くなっても静電破壊防止用ダイ
オードが過電流によって破壊されＫ＜くなるうえ、特別
な製造工程を用いることなく半導体集積回路装置の静電
破壊防止装置の静電破壊耐量を高くできるという効果が
ある。
構成される半導体基板に′ＩＩＬ流制限用抵抗体と低不
純物濃度の半導体より構成される第１および第２の静電
破談防止用ダイオードとラテラル構造の静電破壊防止用
トランジスタを形成したので、半導体９に積回路装置の
高速化に伴って砿合が浅くなっても静電破壊防止用ダイ
オードが過電流によって破壊されＫ＜くなるうえ、特別
な製造工程を用いることなく半導体集積回路装置の静電
破壊防止装置の静電破壊耐量を高くできるという効果が
ある。
第１図はこの発明の半導体集積回路装置の静電破壊防止
装置の一実施例の構成を示す断面図、第２図は第１図に
示したこの発明の静電破壊防止装置の等価回路図、萬３
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第４図は従来の半
導体集積回路装置の静電破壊防止装置の構成ｔ゛示す回
路図、第５図は第４図に示した従来の静電破壊防止装置
の構成を示す断面図である。 図において、１はｐ−温半導体基板、２，３はｎ中温埋
込領域、４．５はｐ中型分離領域、６゜７．８はｎ−温
半導体層、９，１０．１１はｎ生型拡散領域、１２はｐ
型拡散領域−１３，１４は分離用酸化物領域、１５は入
力端子、１６は入力ＮＰＮトランジスタである。 なお、各図中の同一符号は同一または相当部分な示す。 代理人 大 岩増雄 （外２名） 第３図 第４図
装置の一実施例の構成を示す断面図、第２図は第１図に
示したこの発明の静電破壊防止装置の等価回路図、萬３
図はこの発明の半導体集積回路装置の静電破壊防止装置
の他の一実施例の構成を示す断面図、第４図は従来の半
導体集積回路装置の静電破壊防止装置の構成ｔ゛示す回
路図、第５図は第４図に示した従来の静電破壊防止装置
の構成を示す断面図である。 図において、１はｐ−温半導体基板、２，３はｎ中温埋
込領域、４．５はｐ中型分離領域、６゜７．８はｎ−温
半導体層、９，１０．１１はｎ生型拡散領域、１２はｐ
型拡散領域−１３，１４は分離用酸化物領域、１５は入
力端子、１６は入力ＮＰＮトランジスタである。 なお、各図中の同一符号は同一または相当部分な示す。 代理人 大 岩増雄 （外２名） 第３図 第４図
Claims (1)
- 半導体集積回路装置が構成される第１導電型の半導体
基板と、この半導体基板上に形成した低不純物濃度の第
２導電型の半導体層と、この半導体層に離間して形成し
た所要数の分離用の誘電体領域と、この離間した誘電体
領域間の前記半導体層の表面部に形成した高不純物濃度
の第２導電型の第１の半導体領域と、この第１の半導体
領域と前記誘電体領域を介して隣り合う前記半導体層と
前記半導体基板との境界部に形成した高不純物濃度の第
２導電型の第１の半導体埋込領域と、この第１の半導体
埋込領域上の半導体層の表面部に形成した第１導電型の
第２の半導体領域と、この第２の半導体領域と前記半導
体層を介して隣り合う高不純物濃度の第２導電型の第３
の半導体領域と、この第２および第３の半導体領域が形
成される前記半導体層とさらに前記誘電体領域を介して
隣り合う前記半導体層と前記半導体基板との境界部に形
成した高不純物濃度の第２導電型の第２の半導体埋込領
域と、この第２の半導体埋込領域上の前記半導体層の表
面部に形成した第１導電型の第４の半導体領域とを有し
、前記第１の半導体領域と前記半導体層と前記半導体基
板とから第１の静電破壊防止用ダイオードを構成し、前
記第３の半導体領域と前記半導体層と前記第１の半導体
埋込領域と前記半導体基板とから第２の静電破壊防止用
ダイオードを構成し、前記第２の半導体領域を電流制限
用抵抗体とし、前記第１の半導体埋込領域をエミッタ、
前記半導体基板をベース、前記第２の半導体製造領域を
コレクタとするラテラル構造の静電破壊防止用トランジ
スタを構成したことを特徴とする半導体集積回路装置の
静電破壊防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9850385A JPS61255053A (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9850385A JPS61255053A (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255053A true JPS61255053A (ja) | 1986-11-12 |
| JPH0523065B2 JPH0523065B2 (ja) | 1993-03-31 |
Family
ID=14221442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9850385A Granted JPS61255053A (ja) | 1985-05-07 | 1985-05-07 | 半導体集積回路装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255053A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648654A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Semiconductor device |
| JP2009021622A (ja) * | 2008-09-04 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
-
1985
- 1985-05-07 JP JP9850385A patent/JPS61255053A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648654A (en) * | 1987-06-30 | 1989-01-12 | Rohm Co Ltd | Semiconductor device |
| JP2009021622A (ja) * | 2008-09-04 | 2009-01-29 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523065B2 (ja) | 1993-03-31 |
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