JP4588247B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置を静電気破壊から守るESD保護素子に関する。
【0002】
【従来の技術】
CMOS半導体装置では、ESD保護素子として寄生的に構造化されているPNダイオード素子や、NPNバイポーラ素子、NPNPサイリスタ素子等が用いられる。CMOS半導体装置の最大動作電圧以上でかつESD破壊電圧には至らない電圧範囲にて起きる何らかのトリガーとなるブレークダウンを利用し、ESD保護素子にスイッチングを引き起こさせ、大電荷を放出させる構造となっている。
【0003】
PNダイオードの場合、ダイオードそのものの逆方向ブレークダウンを利用し、そのまま大電流を放出している。電流増加に伴い電圧も上昇し、すべての電荷を放出し終わった後、電流および電圧が下がり、定常状態に復帰する。
【0004】
NPNバイポーラおよびNPNPサイリスタの場合、ベース領域もしくはゲート領域内に何らかのトリガー電流を発生させることにより、スナップバック動作を引き起こさせ、大電流を放出させている。このスナップバック動作によりESD保護素子間にかかる電圧は急激に下がる。すべての電荷を放出し終わった後、定常状態に復帰するためにこの降下した時の電圧はCMOS半導体装置の最大動作電圧以上に設定する必要がある。
【0005】
一般にESD保護素子の単位面積あたりの保護効率は、単位面積当たりに流せる電流量で決定し、サイリスタ素子がもっとも高く、バイポーラ素子、ダイオード素子の順で効率が落ちていく。同じESD耐圧を異なるESD保護素子構造で得るためには、面積を十分に考慮して設計しなくてはならないため、サイリスタ素子によるESD保護回路は面積縮小が望めコスト的に有利である。
【0006】
図4は、従来のサイリスタ型ESD保護素子を示す断面図で、P-拡散層12の表面にN+拡散層13があり、N+拡散層13から離れて、N-拡散層11の表面にP+拡散層14が形成されている。
【0007】
以上まとめるとESD保護素子の条件としては、本回路の動作電圧以下では全く機能せず、本回路が破壊に至る電圧以下で動作が開始し、かつ、一度開始した動作も電圧が本回路の動作電圧以内に復帰した時は動作が終了する素子である。また、単位面積あたりの電流量が多く取れるものが好ましい。
【0008】
【発明が解決しようとする課題】
しかし、ESD保護素子の面積を最小にできるサイリスタ構造においては、スナップバックによる電圧降下が大きく、最大動作電圧の高い製品では使用できないといった問題点があった。
【0009】
【課題を解決するための手段】
上記問題点を解決するために、本発明はESD保護のサイリスタ素子を以下のように構成した。シリコン基板と埋め込みシリコン酸化膜層と表面シリコン単結晶層からなるSOI構造において、前記表面シリコン単結晶層内に縦形もしくは横形のNPN構造と縦形もしくは横形のPNP構造が形成されており、前記NPN構造のP領域と前記PNP構造の一方のP領域がシリコン単結晶層内のP型層抵抗を介し導通し、前記PNP構造のN領域と前記NPN構造の一方のN領域がシリコン単結晶層内のN型層抵抗を介して導通されているサイリスタ構造を特徴としたSOI−CMOS半導体装置とした。
【0010】
【発明の実施の形態】
以下、本発明を図面を用いて説明する。
【0011】
図1は本発明のサイリスタ型ESD保護素子の第一実施例を示すの鳥瞰図兼断面図である。シリコン基板3上にシリコン酸化膜2とその上のシリコン単結晶層1が形成され、SOI構造を持つ。シリコン単結晶層3はN+拡散層13、P+拡散層14、N−拡散層11、P−拡散層12といった、不純物の極性と濃度の異なる領域から構成される。
【0012】
N+拡散層13の領域の下にはP−拡散層12とN−拡散層11が存在し、縦形のNPN構造を形成している。ここで横方向にもNPN構造が見られるが、動作上距離的に近い縦形NPNが支配的に動作するような構造になっている。
【0013】
同様にP+拡散層14の領域の下にはN−拡散層11とP−拡散層12が存在し、縦形のPNP構造を形成している。ここでも横方向にPNP構造が見られるが、動作上距離的に近い縦形PNPが支配的に動作するような構造になっている。NPN構造のP−拡散層14とPNP構造のP−拡散層14は、ひとつのP−拡散抵抗層17で繋がっており、PNP構造のN−拡散層13とNPN構造のN−拡散層13は、ひとつのN−拡散抵抗層16で繋がっている。ここで、P−拡散層14とP−拡散抵抗層17、および、N−拡散層13とN−拡散抵抗層16は全く同じ構成でもかまわないし、不純物濃度などが異なる構成でもかまわない。
この縦形NPN構造および縦形PNP構造はSOI構造の上にあるひとつのNPNPのサイリスタ構造となっている。
【0014】
図2は本発明のサイリスタ型ESD保護素子の第二実施例を示すの平面図である。また図3は図2のXX’における断面図である。第一実施例が縦形のNPNおよび縦形のPNPで構成されていたのに対し、第二実施例では横形のNPNおよび横形のPNPで構成している。さらに、実施例として、横形NPNおよび縦形PNPまたは縦形NPNおよび横形PNPのような構成も可能である。いずれもSOI構造の上にあるひとつのNPNPのサイリスタ構造となっている。
【0015】
通常、ESD保護素子として用いられる場合、N+拡散層13および隣接するP−拡散層12上に基板コンタクトを設置し半導体装置の入出力端子に接続される。また、P+拡散層14および隣接するN−拡散層11上に基板コンタクトを設置し半導体装置のGND端子へ接続される。入力出力端子から入ってくるESDパルスは、N+拡散層13の表面もしくは接合ブレークダウンをトリガーとして利用し、PNPN素子をスナップバック動作に移行させ、すべての電流をGND端子へ送り出す。スナップバック中の端子間電圧はN−拡散抵抗層16とP−拡散抵抗層17にかかる電圧となり、これらの抵抗値により決定される。従来のシリコン基板上のサイリスタでは、基板と同じ型の拡散層の抵抗値を高く設定することはできなかったが、SOI構造を使用することにより、レイアウトや不純物濃度によってこれらの抵抗値を自由により高く設定できる。これにより使用される製品の電圧条件によりホールド電圧を自由に変更できるサイリスタ保護素子が可能である。
【0016】
【発明の効果】
以上説明したように、本発明は、ホールド電圧を自由に変更できるサイリスタ素子を供給でき、使用電圧条件に依らず面積の小さいサイリスタESD保護素子を供給することができる。
【図面の簡単な説明】
【図1】本発明のサイリスタ型ESD保護素子の第一実施例を示す鳥瞰図兼断面図である。
【図2】本発明のサイリスタ型ESD保護素子の第二実施例を示す平面図である。
【図3】本発明のサイリスタ型ESD保護素子の第二実施例を示す断面図である。
【図4】従来のサイリスタ型ESD保護素子を示す断面図である。
【符号の説明】
1 シリコン単結晶層
2 埋め込みシリコン酸化膜層
3 シリコン基板
11 N−拡散層
12 P−拡散層
13 N+拡散層
14 P+拡散層
15 素子分離酸化膜
16 N−拡散抵抗層
17 P−拡散抵抗層
Claims (2)
- シリコン基板と埋め込みシリコン酸化膜層と表面シリコン単結晶層からなるSOI構造を有し、
前記表面シリコン単結晶層内に、縦形のNPN構造と、縦形のPNP構造を有し、前記NPN構造のP領域と前記PNP構造の一方のP領域がシリコン単結晶層内のP型層抵抗を介し導通し、前記PNP構造のN領域と前記NPN構造の一方のN領域がシリコン単結晶層内のN型層抵抗を介して導通するサイリスタ構造を有することを特徴としたSOI構造を有する半導体装置。 - シリコン基板と埋め込みシリコン酸化膜層と表面シリコン単結晶層からなるSOI構造を有し、
前記表面シリコン単結晶層内に、縦形のNPN構造と、縦形のPNP構造を有し、前記NPN構造のP領域と前記PNP構造の一方のP領域がシリコン単結晶層内のP型層抵抗を介し導通し、前記PNP構造のN領域と前記NPN構造の一方のN領域がシリコン単結晶層内のN型層抵抗を介して導通するサイリスタ構造をESD保護素子として有するSOI構造を有する半導体装置。
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