JPH09266284A - 高速バイポーラ／ＢｉＣＭＯＳ回路のＥＳＤ保護のためのホールド電圧を保持する調整可能なバイポーラＳＣＲ - Google Patents
高速バイポーラ／ＢｉＣＭＯＳ回路のＥＳＤ保護のためのホールド電圧を保持する調整可能なバイポーラＳＣＲInfo
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- JPH09266284A JPH09266284A JP8293085A JP29308596A JPH09266284A JP H09266284 A JPH09266284 A JP H09266284A JP 8293085 A JP8293085 A JP 8293085A JP 29308596 A JP29308596 A JP 29308596A JP H09266284 A JPH09266284 A JP H09266284A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【課題】 バイポーラ／ＢｉＣＭＯＳ回路に対する静電
気放電（ＥＳＤ）保護回路のためのホールド電圧を保持
するバイポーラ構造体を提供する。 【解決手段】 本発明のバイポーラ構造体は、入力ピン
および出力ピンに関し小さな分路静電容量値と小さな直
列抵抗値とを有することを特徴とし、それにより小さな
シリコン領域を有しかつ信号路に付加されるインピーダ
ンスがほとんどないまたは全くないＥＳＤ保護回路を構
成することができる。本発明の１つの好ましい特徴で
は、先行技術におけるようにＰ形基板に対してではな
く、バイポーラ／ＢｉＣＭＯＳ装置のＮ形ウエルの中
に、ＳＣＲが組み立てられる。本発明の１つの好ましい
特徴は、ＮＰＮトランジスタによってＢＳＣＲ動作を制
御するために、抵抗器と組み合わせてツェナ・ダイオー
ドを用いることである。
気放電（ＥＳＤ）保護回路のためのホールド電圧を保持
するバイポーラ構造体を提供する。 【解決手段】 本発明のバイポーラ構造体は、入力ピン
および出力ピンに関し小さな分路静電容量値と小さな直
列抵抗値とを有することを特徴とし、それにより小さな
シリコン領域を有しかつ信号路に付加されるインピーダ
ンスがほとんどないまたは全くないＥＳＤ保護回路を構
成することができる。本発明の１つの好ましい特徴で
は、先行技術におけるようにＰ形基板に対してではな
く、バイポーラ／ＢｉＣＭＯＳ装置のＮ形ウエルの中
に、ＳＣＲが組み立てられる。本発明の１つの好ましい
特徴は、ＮＰＮトランジスタによってＢＳＣＲ動作を制
御するために、抵抗器と組み合わせてツェナ・ダイオー
ドを用いることである。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
電子回路に関する。さらに詳細にいえば、本発明はバイ
ポーラ／ＢｉＣＭＯＳ回路のための静電気放電（ｅｌｅ
ｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ、ＥＳＤ）
保護回路に関する。
電子回路に関する。さらに詳細にいえば、本発明はバイ
ポーラ／ＢｉＣＭＯＳ回路のための静電気放電（ｅｌｅ
ｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ、ＥＳＤ）
保護回路に関する。
【０００２】
【発明が解決しようとする課題】入力回路および出力回
路を静電気放電（ＥＳＤ）から保護するために、静電気
放電（ＥＳＤ）保護回路を用いることはよく知られてい
る。すなわち、このような保護回路は、先行技術の米国
特許第５，２６８，５８８号、米国特許第４，８９６，
２４３号、米国特許第５，０７７，５９１号、米国特許
第５，０６０，０３７号、米国特許第５，０１２，３１
７号、米国特許第５，２２５，７０２号、米国特許第
５，２９０，７２４号に開示されている。これらの特許
はすべて、本発明の譲渡人であるテキサス・インスツル
メンツ・インコーポレーテッド（Ｔｅｘａｓ Ｉｎｓｔ
ｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅｄ）に譲渡さ
れている。バイポーラ／ＢｉＣＭＯＳ技術のためのＥＳ
Ｄ保護回路は、ＮＰＮ出力トランジスタのコレクタ・ベ
ース接合およびエミッタ結合論理（ｅｍｉｔｔｅｒｃｏ
ｕｐｌｅｄ ｌｏｇｉｃ、ＥＣＬ）装置のエミッタ・ベ
ース接合と共に、ＣＭＯＳ出力バッファの中のプルダウ
ンＮＭＯＳトランジスタを保護できることが必要であ
る。この保護回路が動作することにより、それらの付随
する装置のトリガ電圧およびホールド電圧よりも低い電
圧でオンにすることができる。ＥＳＤ保護回路はまた、
それが効果的であるために、寄与する静電容量値はでき
るだけ小さくなければならなく、そして必要な表面領域
はできるだけ小さくなければならない。
路を静電気放電（ＥＳＤ）から保護するために、静電気
放電（ＥＳＤ）保護回路を用いることはよく知られてい
る。すなわち、このような保護回路は、先行技術の米国
特許第５，２６８，５８８号、米国特許第４，８９６，
２４３号、米国特許第５，０７７，５９１号、米国特許
第５，０６０，０３７号、米国特許第５，０１２，３１
７号、米国特許第５，２２５，７０２号、米国特許第
５，２９０，７２４号に開示されている。これらの特許
はすべて、本発明の譲渡人であるテキサス・インスツル
メンツ・インコーポレーテッド（Ｔｅｘａｓ Ｉｎｓｔ
ｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｏｒａｔｅｄ）に譲渡さ
れている。バイポーラ／ＢｉＣＭＯＳ技術のためのＥＳ
Ｄ保護回路は、ＮＰＮ出力トランジスタのコレクタ・ベ
ース接合およびエミッタ結合論理（ｅｍｉｔｔｅｒｃｏ
ｕｐｌｅｄ ｌｏｇｉｃ、ＥＣＬ）装置のエミッタ・ベ
ース接合と共に、ＣＭＯＳ出力バッファの中のプルダウ
ンＮＭＯＳトランジスタを保護できることが必要であ
る。この保護回路が動作することにより、それらの付随
する装置のトリガ電圧およびホールド電圧よりも低い電
圧でオンにすることができる。ＥＳＤ保護回路はまた、
それが効果的であるために、寄与する静電容量値はでき
るだけ小さくなければならなく、そして必要な表面領域
はできるだけ小さくなければならない。
【０００３】ＥＳＤ保護回路の多くは、図１の先行技術
に示されているように、回路入力に関して２段階保護方
式を用いている。典型的な場合、ＥＳＤの大きな電流パ
ルスは１次クランプ装置を通る。この１次クランプ装置
は、パッド電圧をクランプする。けれども、このクラン
プされた電圧はなお回路が受け取るにはあまりにも高い
電圧であり、したがって、２次クランプ装置が電圧を安
全な値にクランプする。２次クランプ装置が過大な電圧
を受け取らないように、電流制限装置が電流を制限す
る。
に示されているように、回路入力に関して２段階保護方
式を用いている。典型的な場合、ＥＳＤの大きな電流パ
ルスは１次クランプ装置を通る。この１次クランプ装置
は、パッド電圧をクランプする。けれども、このクラン
プされた電圧はなお回路が受け取るにはあまりにも高い
電圧であり、したがって、２次クランプ装置が電圧を安
全な値にクランプする。２次クランプ装置が過大な電圧
を受け取らないように、電流制限装置が電流を制限す
る。
【０００４】現在の技術のＢｉＣＭＯＳ工程は、ＥＳＤ
保護回路のために、ＮＰＮ装置またはＳＣＲ（ｓｉｌｉ
ｃｏｎ ｃｏｎｔｒｏｌｌｅｄ ｒｅｃｔｉｆｉｅｒ）
シリコン制御整流器）装置を利用する。バイポーラ回路
のために設計されたＳＣＲ装置は、典型的には、ＮＰＮ
トランジスタよりも高いトリガ電圧、および同程度また
は低くさえあるホールド電圧を示す。相補形酸化物半導
体（ｃｏｍｐｌｉｍｅｎｔａｒｙ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ、ＣＭＯＳ）工程がさらに短いチ
ヤンネル長およびゲート酸化物を有するトランジスタに
発展する時、入力回路と出力回路との両方を静電気放電
による損傷から保護することはますます困難になる。
保護回路のために、ＮＰＮ装置またはＳＣＲ（ｓｉｌｉ
ｃｏｎ ｃｏｎｔｒｏｌｌｅｄ ｒｅｃｔｉｆｉｅｒ）
シリコン制御整流器）装置を利用する。バイポーラ回路
のために設計されたＳＣＲ装置は、典型的には、ＮＰＮ
トランジスタよりも高いトリガ電圧、および同程度また
は低くさえあるホールド電圧を示す。相補形酸化物半導
体（ｃｏｍｐｌｉｍｅｎｔａｒｙ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ、ＣＭＯＳ）工程がさらに短いチ
ヤンネル長およびゲート酸化物を有するトランジスタに
発展する時、入力回路と出力回路との両方を静電気放電
による損傷から保護することはますます困難になる。
【０００５】高速でサブミクロンのバイポーラ／ＢｉＣ
ＭＯＳ回路に対する応用では、ＥＳＤ保護回路に関して
厳しい制約が要請される。最も重要な要請は、入力ピン
および出力ピンについて小さな分路静電容量値および小
さな直列抵抗値を有することである。このことは、ＥＳ
Ｄ保護回路では必要なシリコン領域はできるだけ小さく
なければならないことと、そして信号路に対するインピ
ーダンスの寄与は実質的にないこととを意味する。トリ
ガ電圧（Ｖｔ）およびクランプ電圧（Ｖクランプ）はま
た、保護される回路の「オンになる」電圧（すなわち、
作動電圧）以下でなければならない。ＮＰＮトランジス
タのＥＳＤ保護方式は、このような装置に対していくつ
かの制限を有する。図２は、０．６μｍ工程および０．
８μｍ工程での１００ｐｍ幅のＮＰＮトランジスタのパ
ルス電流・電圧特性曲線のグラフである。ここで、Ｖ
クランプは０．６μｍ工程に対し１．３アンペアで１０
ボルトであり、そして０．８μｍ工程に対し１．３アン
ペアで１３ボルトである。進歩したサブミクロン技術に
おいて、エミッタ結合論理（ｅｍｉｔｔｅｒ ｃｏｕｐ
ｌｅｄ ｌｏｇｉｃ、ＥＣＬ）装置、およびバイポーラ
／ＭＯＳの入力バッファおよび出力バッファを保護する
ために、これらのレベルは高過ぎる。ＮＰＮ構造体のこ
の高いクランプ電圧は、その高いホールド電圧（Ｖｈ）
とオン抵抗値によるものである。サブミクロンのバイポ
ーラ／ＢｉＣＭＯＳ工程において、保護ＮＰＮ構造体
は、大きなＥＳＤ電流を流すために、通常、アバランシ
ェ・モードで動作することができる。与えられた工程に
対し、ＢＶｃｅｏの設定（コレクタ・エミッタ接合がブ
レークダウン、ベースは「開放（ｏｐｅｎ）」）は、し
たがって、クランプ電圧Ｖクランプの下限を設定する。
クランプ電圧は、オン抵抗値が小さくなることにより、
低下させることができる。大型のＮＰＮ構造体と高い静
電容量負荷とを用いることにより、オン抵抗値の低下を
達成することができる。けれども、このような方式は、
高速でサブミクロンのバイポーラ／ＢｉＣＭＯＳ工程に
は応用することはできない。それは、高周波信号の入力
および出力に対し、大きな分路静電容量値が電気的な
「短絡」路を生ずるからである。
ＭＯＳ回路に対する応用では、ＥＳＤ保護回路に関して
厳しい制約が要請される。最も重要な要請は、入力ピン
および出力ピンについて小さな分路静電容量値および小
さな直列抵抗値を有することである。このことは、ＥＳ
Ｄ保護回路では必要なシリコン領域はできるだけ小さく
なければならないことと、そして信号路に対するインピ
ーダンスの寄与は実質的にないこととを意味する。トリ
ガ電圧（Ｖｔ）およびクランプ電圧（Ｖクランプ）はま
た、保護される回路の「オンになる」電圧（すなわち、
作動電圧）以下でなければならない。ＮＰＮトランジス
タのＥＳＤ保護方式は、このような装置に対していくつ
かの制限を有する。図２は、０．６μｍ工程および０．
８μｍ工程での１００ｐｍ幅のＮＰＮトランジスタのパ
ルス電流・電圧特性曲線のグラフである。ここで、Ｖ
クランプは０．６μｍ工程に対し１．３アンペアで１０
ボルトであり、そして０．８μｍ工程に対し１．３アン
ペアで１３ボルトである。進歩したサブミクロン技術に
おいて、エミッタ結合論理（ｅｍｉｔｔｅｒ ｃｏｕｐ
ｌｅｄ ｌｏｇｉｃ、ＥＣＬ）装置、およびバイポーラ
／ＭＯＳの入力バッファおよび出力バッファを保護する
ために、これらのレベルは高過ぎる。ＮＰＮ構造体のこ
の高いクランプ電圧は、その高いホールド電圧（Ｖｈ）
とオン抵抗値によるものである。サブミクロンのバイポ
ーラ／ＢｉＣＭＯＳ工程において、保護ＮＰＮ構造体
は、大きなＥＳＤ電流を流すために、通常、アバランシ
ェ・モードで動作することができる。与えられた工程に
対し、ＢＶｃｅｏの設定（コレクタ・エミッタ接合がブ
レークダウン、ベースは「開放（ｏｐｅｎ）」）は、し
たがって、クランプ電圧Ｖクランプの下限を設定する。
クランプ電圧は、オン抵抗値が小さくなることにより、
低下させることができる。大型のＮＰＮ構造体と高い静
電容量負荷とを用いることにより、オン抵抗値の低下を
達成することができる。けれども、このような方式は、
高速でサブミクロンのバイポーラ／ＢｉＣＭＯＳ工程に
は応用することはできない。それは、高周波信号の入力
および出力に対し、大きな分路静電容量値が電気的な
「短絡」路を生ずるからである。
【０００６】前記欠点を考えれば、高速回路への応用で
は、小さなトリガ電圧およびホールド電圧という前記要
請に適合する高性能のＥＳＤ特性を有するＢＳＣＲ保護
回路が可能な、回路構造体を得ることが要望される。特
に利点であることは、回路製造のために付加的なマスク
を用いないで、サブミクロンのＢｉＣＭＯＳの中に製造
することができる、バイポーラＳＣＲ保護回路を得るこ
とができることである。
は、小さなトリガ電圧およびホールド電圧という前記要
請に適合する高性能のＥＳＤ特性を有するＢＳＣＲ保護
回路が可能な、回路構造体を得ることが要望される。特
に利点であることは、回路製造のために付加的なマスク
を用いないで、サブミクロンのＢｉＣＭＯＳの中に製造
することができる、バイポーラＳＣＲ保護回路を得るこ
とができることである。
【０００７】
【課題を解決するための手段】本発明により、バイポー
ラ／ＢｉＣＭＯＳ回路に対し、高速（例えば、９００Ｍ
Ｈｚないし２ＧＨｚ以上）でサブミクロンのＥＳＤ保護
回路に用いられ、低いトリガ電圧とホールド電圧とを有
するという利点を備えた、シリコン制御整流器（ＳＣ
Ｒ）のようなバイポーラ構造体が得られる。このバイポ
ーラ構造体により、入力ピンおよび出力ピンに関し小さ
な分路静電容量値と小さな直列抵抗値とを有することを
特徴とし、それにより小さなシリコン領域を有しかつ信
号路に付加されるインピーダンスがほとんどないまたは
全くないＥＳＤ保護回路を構成することができる。本発
明の１つの好ましい特徴に従い、先行技術におけるよう
にＰ形基板に対してではなく、バイポーラ／ＢｉＣＭＯ
Ｓ装置のＮ形ウエルの中に、ＳＣＲが組み立てられる。
ラ／ＢｉＣＭＯＳ回路に対し、高速（例えば、９００Ｍ
Ｈｚないし２ＧＨｚ以上）でサブミクロンのＥＳＤ保護
回路に用いられ、低いトリガ電圧とホールド電圧とを有
するという利点を備えた、シリコン制御整流器（ＳＣ
Ｒ）のようなバイポーラ構造体が得られる。このバイポ
ーラ構造体により、入力ピンおよび出力ピンに関し小さ
な分路静電容量値と小さな直列抵抗値とを有することを
特徴とし、それにより小さなシリコン領域を有しかつ信
号路に付加されるインピーダンスがほとんどないまたは
全くないＥＳＤ保護回路を構成することができる。本発
明の１つの好ましい特徴に従い、先行技術におけるよう
にＰ形基板に対してではなく、バイポーラ／ＢｉＣＭＯ
Ｓ装置のＮ形ウエルの中に、ＳＣＲが組み立てられる。
【０００８】本発明の１つの好ましい特徴は、ＰＮＰト
ランジスタによってＢＳＣＲ動作を制御するために、抵
抗器と組み合わせてツェナ・ダイオードを用いることで
ある。このツェナ・ダイオードがオンになる電圧は、Ｎ
ＰＮ構造体のエミッタ・ベース・ブレークダウン電圧と
同程度であるように選定される。この電圧は、通常の回
路動作の下でＥＳＤ保護回路がトリガされないように、
電源電圧よりもわずかだけ高い。ＥＳＤが起きている期
間中、パッド電圧がツェナ・ブレークダウン電圧を越え
る時、ツェナ・ダイオードがブレークダウンし、そして
付随する（ポリシリコン）抵抗器を通って電流が流れ、
それによりバイポーラＳＣＲのＰＮＰ構造体をトリガす
る。このようにしてＢＳＣＲが作動し、関係した保護さ
れる回路から大きなＥＳＤ電流が流れる。ＢＳＣＲ抵抗
値とツェナ・ダイオードのブレークダウンの電圧値は、
ＲＳＤ保護回路のホールド電圧とトリガ電圧の大きさを
電源電圧と最も適合可能にするように選定される。
ランジスタによってＢＳＣＲ動作を制御するために、抵
抗器と組み合わせてツェナ・ダイオードを用いることで
ある。このツェナ・ダイオードがオンになる電圧は、Ｎ
ＰＮ構造体のエミッタ・ベース・ブレークダウン電圧と
同程度であるように選定される。この電圧は、通常の回
路動作の下でＥＳＤ保護回路がトリガされないように、
電源電圧よりもわずかだけ高い。ＥＳＤが起きている期
間中、パッド電圧がツェナ・ブレークダウン電圧を越え
る時、ツェナ・ダイオードがブレークダウンし、そして
付随する（ポリシリコン）抵抗器を通って電流が流れ、
それによりバイポーラＳＣＲのＰＮＰ構造体をトリガす
る。このようにしてＢＳＣＲが作動し、関係した保護さ
れる回路から大きなＥＳＤ電流が流れる。ＢＳＣＲ抵抗
値とツェナ・ダイオードのブレークダウンの電圧値は、
ＲＳＤ保護回路のホールド電圧とトリガ電圧の大きさを
電源電圧と最も適合可能にするように選定される。
【０００９】
【発明の実施の形態】本発明のさらに別の特徴および利
点は、添付図面を参照しての下記説明により明らかにな
るであろう。添付図面において、図面は異なっても同等
の参照番号は対応する部品を表す。添付図面の中の構造
体の寸法は、その構造を明確に示すために誇張されて示
されている場合がある。
点は、添付図面を参照しての下記説明により明らかにな
るであろう。添付図面において、図面は異なっても同等
の参照番号は対応する部品を表す。添付図面の中の構造
体の寸法は、その構造を明確に示すために誇張されて示
されている場合がある。
【００１０】下記で説明される工程段階および構造体
は、集積回路を製造するための完全な工程を構成してい
るものではないことを断っておく。本発明は、現在用い
られている集積回路製造技術と一緒に実施することがで
きる。通常用いられている多くの工程が、本発明を理解
するために必要な工程であるとして本発明の中に含まれ
ている。本明細書の図および製造中の集積回路の一部分
の横断面図は必ずしも正確な尺度で描かれているわけで
はなく、本発明の特徴を理解するために誇張されて示さ
れている場合がある。
は、集積回路を製造するための完全な工程を構成してい
るものではないことを断っておく。本発明は、現在用い
られている集積回路製造技術と一緒に実施することがで
きる。通常用いられている多くの工程が、本発明を理解
するために必要な工程であるとして本発明の中に含まれ
ている。本明細書の図および製造中の集積回路の一部分
の横断面図は必ずしも正確な尺度で描かれているわけで
はなく、本発明の特徴を理解するために誇張されて示さ
れている場合がある。
【００１１】本発明のＥＳＤ回路により、回路の入力お
よび出力のパッドに、比較的小さな分路静電容量値（典
型的には０．５ｐＦ以下）とゼロに近い抵抗値とが得ら
れる。このことは、現在および将来におけるサブミクロ
ンのバイポーラ／ＢｉＣＭＯＳ回路の保護方式にとって
好ましいことである。本発明により得られるＥＳＤ保護
回路が動作することにより、ＣＭＯＳ出力バッファの中
のプルダウンＮＭＯＳトランジスタと、ＮＰＮ出力トラ
ンジスタの中のコレクタ・ベース接合と、ＥＣＬ出力の
中のエミッタ・ベース接合と、を保護することができ
る。このようなＥＳＤ保護回路が動作することにより、
これらのそれぞれの素子のトリガ電圧よりも典型的には
低い電圧でオンになることができ、そしてこれらの装置
のオン電圧、すなわち作動電圧、よりホールド電圧が低
いことが特徴である。下記で説明されるように、オン電
圧およびホールド電圧の減少は、トリガ素子の動作によ
り得られる。このトリガ素子は、保護回路を作成するた
めに、ＢＳＣＲと一緒にオプションで集積することがで
きる。
よび出力のパッドに、比較的小さな分路静電容量値（典
型的には０．５ｐＦ以下）とゼロに近い抵抗値とが得ら
れる。このことは、現在および将来におけるサブミクロ
ンのバイポーラ／ＢｉＣＭＯＳ回路の保護方式にとって
好ましいことである。本発明により得られるＥＳＤ保護
回路が動作することにより、ＣＭＯＳ出力バッファの中
のプルダウンＮＭＯＳトランジスタと、ＮＰＮ出力トラ
ンジスタの中のコレクタ・ベース接合と、ＥＣＬ出力の
中のエミッタ・ベース接合と、を保護することができ
る。このようなＥＳＤ保護回路が動作することにより、
これらのそれぞれの素子のトリガ電圧よりも典型的には
低い電圧でオンになることができ、そしてこれらの装置
のオン電圧、すなわち作動電圧、よりホールド電圧が低
いことが特徴である。下記で説明されるように、オン電
圧およびホールド電圧の減少は、トリガ素子の動作によ
り得られる。このトリガ素子は、保護回路を作成するた
めに、ＢＳＣＲと一緒にオプションで集積することがで
きる。
【００１２】図３Ａおよび図３Ｂは、０．８μｍＢｉＣ
ＭＯＳ工程で製造された１００μｍ幅のバイポーラＳＣ
Ｒ（「ＢＳＣＲ」）の実施例の横断面図である。この１
００μｍ幅のＢＳＣＲは、参照番号５０で全体的に示さ
れている。回路５０はＰ形基板５２を有する。Ｐ形基板
５２は埋込みＮ＋形層５４の下にある。Ｎ＋形層５４に
より、下記で詳細に説明されるように、この構造体の上
に組み立てられる垂直形ＮＰＮトランジスタに対し、小
さなコレクタ抵抗値が得られる。埋込みＮ＋形層５４の
端部は、それぞれ、Ｐ形層５６Ａおよび５６Ｂにより囲
まれる。Ｐ形層５６Ａおよび５６Ｂはまた、Ｐ形基板５
２の縁でもある。Ｐ形層５６Ａおよび５６Ｂは表面にま
で延長されていて分離領域を定め、そしてこれらの分離
領域の間にＮ形ウエル領域５８が作成される。下記で説
明されるように、このＮ形ウエルは、ＮＰＮトランジス
タのコレクタ領域としての役割を果たす。Ｐ形層５６Ａ
および５６Ｂの上に、それぞれ、酸化物層６０Ａおよび
６０Ｂが従来の方式で作成される。浅いＰ形ベース注入
領域６６の中に作成されるベースＰ＋形注入領域６４の
作成工程の期間中に、Ｐ＋形陽極拡散層６２が作成され
る。Ｐ形ベース領域６６の中に、浅いＮ＋形領域６８が
作成される。浅いＮ＋形領域６８は、ポリシリコンの層
７０で被覆される。Ｐ形ベース領域６６とＰ＋形陽極領
域６２との間に、酸化物層７２が作成される。Ｐ＋形陽
極領域６２とＮ＋形領域７６との間に、同じように酸化
物層が作成される。Ｎ＋形領域７６は構造体５０の表面
からＮ形ウエル領域５８の中にまで延長されており、そ
れによりＮ＋形領域７６はＮＰＮベース接触体の役割を
果たす。
ＭＯＳ工程で製造された１００μｍ幅のバイポーラＳＣ
Ｒ（「ＢＳＣＲ」）の実施例の横断面図である。この１
００μｍ幅のＢＳＣＲは、参照番号５０で全体的に示さ
れている。回路５０はＰ形基板５２を有する。Ｐ形基板
５２は埋込みＮ＋形層５４の下にある。Ｎ＋形層５４に
より、下記で詳細に説明されるように、この構造体の上
に組み立てられる垂直形ＮＰＮトランジスタに対し、小
さなコレクタ抵抗値が得られる。埋込みＮ＋形層５４の
端部は、それぞれ、Ｐ形層５６Ａおよび５６Ｂにより囲
まれる。Ｐ形層５６Ａおよび５６Ｂはまた、Ｐ形基板５
２の縁でもある。Ｐ形層５６Ａおよび５６Ｂは表面にま
で延長されていて分離領域を定め、そしてこれらの分離
領域の間にＮ形ウエル領域５８が作成される。下記で説
明されるように、このＮ形ウエルは、ＮＰＮトランジス
タのコレクタ領域としての役割を果たす。Ｐ形層５６Ａ
および５６Ｂの上に、それぞれ、酸化物層６０Ａおよび
６０Ｂが従来の方式で作成される。浅いＰ形ベース注入
領域６６の中に作成されるベースＰ＋形注入領域６４の
作成工程の期間中に、Ｐ＋形陽極拡散層６２が作成され
る。Ｐ形ベース領域６６の中に、浅いＮ＋形領域６８が
作成される。浅いＮ＋形領域６８は、ポリシリコンの層
７０で被覆される。Ｐ形ベース領域６６とＰ＋形陽極領
域６２との間に、酸化物層７２が作成される。Ｐ＋形陽
極領域６２とＮ＋形領域７６との間に、同じように酸化
物層が作成される。Ｎ＋形領域７６は構造体５０の表面
からＮ形ウエル領域５８の中にまで延長されており、そ
れによりＮ＋形領域７６はＮＰＮベース接触体の役割を
果たす。
【００１３】Ｐ＋形ベース注入領域６４の作成工程の期
間中に、Ｐ＋形陽極領域６２の拡散が行われる。Ｐ＋形
陽極領域６２はＮＰＮトランジスタＮ形ウエル５８の中
に作成され、それによりＰＮＰＮ ＳＣＲ構造体が形成
される。このＰ＋形陽極注入領域は利点を有している。
それは、この工程に付随してマスクを行う付加工程を必
要としないことである。このＰＮＰＮ構造体は、Ｐ＋形
陽極領域６２と、Ｎ形ウエル領域５８と、Ｐ形ベース領
域６６と、Ｎ＋形領域６８とで定められる。このバイポ
ーラＰＮＰＮ構造体は、ＮＰＮトランジスタ８０とＰＮ
Ｐトランジスタ８２とのトランジスタ対として取り扱う
ことができる。図４は、その概要図を示す。ＰＮＰトラ
ンジスタ８２は、Ｐ＋形陽極領域６２と、Ｎ形ウエル領
域５８と、Ｐ形ベース領域６６とにより表される。ＮＰ
Ｎトランジスタ８０は、Ｎ形ウエル領域５８と、Ｐ形ベ
ース領域６６と、Ｎ＋形ポリ・エミッタ領域６８とによ
り表される。ポリシリコン層７０はエミッタ層であり、
それにより浅いＮ＋形領域６８を拡散により作成するこ
とができる。Ｎ＋形領域７６は、ＮＰＮトランジスタの
コレクタ接触体としての役割を果たす。Ｐ＋形領域６２
は、ＳＣＲの陽極としての役割を果たす。
間中に、Ｐ＋形陽極領域６２の拡散が行われる。Ｐ＋形
陽極領域６２はＮＰＮトランジスタＮ形ウエル５８の中
に作成され、それによりＰＮＰＮ ＳＣＲ構造体が形成
される。このＰ＋形陽極注入領域は利点を有している。
それは、この工程に付随してマスクを行う付加工程を必
要としないことである。このＰＮＰＮ構造体は、Ｐ＋形
陽極領域６２と、Ｎ形ウエル領域５８と、Ｐ形ベース領
域６６と、Ｎ＋形領域６８とで定められる。このバイポ
ーラＰＮＰＮ構造体は、ＮＰＮトランジスタ８０とＰＮ
Ｐトランジスタ８２とのトランジスタ対として取り扱う
ことができる。図４は、その概要図を示す。ＰＮＰトラ
ンジスタ８２は、Ｐ＋形陽極領域６２と、Ｎ形ウエル領
域５８と、Ｐ形ベース領域６６とにより表される。ＮＰ
Ｎトランジスタ８０は、Ｎ形ウエル領域５８と、Ｐ形ベ
ース領域６６と、Ｎ＋形ポリ・エミッタ領域６８とによ
り表される。ポリシリコン層７０はエミッタ層であり、
それにより浅いＮ＋形領域６８を拡散により作成するこ
とができる。Ｎ＋形領域７６は、ＮＰＮトランジスタの
コレクタ接触体としての役割を果たす。Ｐ＋形領域６２
は、ＳＣＲの陽極としての役割を果たす。
【００１４】図３と図４とを見比べるならば、浅いＰ＋
形ベース領域６４は、ＮＰＮトランジスタ８０のベース
とＰＮＰトランジスタ８２のコレクタとの両方の役割を
果たしていることが分かる。ポリシリコン領域７０とそ
の下のＮ＋形領域６８とは、ＮＰＮトランジスタ８０の
エミッタを構成する。Ｐ＋形陽極領域６２は、ＰＮＰト
ランジスタ８２のエミッタの役割を果たす。Ｎ＋形領域
７６は、ＮＰＮトランジスタ８０のコレクタ接触体の役
割を果たす。図４の回路概要図において、ＲＮ形ゥェル
はＮ形ウエル５８に対する抵抗器であり、Ｒ埋込みＮ＋
は埋込みＮ＋形層抵抗器８８であり、ＲｂｐはＰＮＰト
ランジスタのベース抵抗器９０であり、そしてＲｂｎは
ＮＰＮトランジスタ８０のベース抵抗器９２である。従
来のＳＣＲ構成において典型的であるように、コレクタ
（ＣＮＰＮ）がエミッタＥＰＮＰに短絡される場合、図
５に示されているように、トリガ電圧Ｖｔは約２４ボル
トである。従来のＳＣＲ回路の場合に典型的であるよう
に、このように高いトリガ電圧は、２次ＥＳＤ保護装置
と直列抵抗器との両方を提示する保護回路の使用が必要
である。けれども、信号路の中に直列抵抗器を付加する
という要求は、高速でサブミクロンのバイポーラ／Ｂｉ
ＣＭＯＳ回路への応用において、このようなＳＣＲ回路
の使用を妨げる。図５はまた、コレクタＣＮＰＮがエミ
ッタＥＰＮＰに短絡される時、図５に示されているよう
に、ＮＰＮトランジスタのオン抵抗値と対になった低い
オン抵抗値を有することを例外として、従来のＮＰＮト
ランジスタと同じ７ボルトＢＶｃｅｏホールド電圧がバ
イポーラＳＣＲに供給される。したがって、トリガ電圧
（Ｖｔ）およびホールド電圧（Ｖｈ）に関して、例示さ
れたバイポーラＳＣＲ構造体は従来のＮＰＮトランジス
タをあまり改善していないことが分かる。
形ベース領域６４は、ＮＰＮトランジスタ８０のベース
とＰＮＰトランジスタ８２のコレクタとの両方の役割を
果たしていることが分かる。ポリシリコン領域７０とそ
の下のＮ＋形領域６８とは、ＮＰＮトランジスタ８０の
エミッタを構成する。Ｐ＋形陽極領域６２は、ＰＮＰト
ランジスタ８２のエミッタの役割を果たす。Ｎ＋形領域
７６は、ＮＰＮトランジスタ８０のコレクタ接触体の役
割を果たす。図４の回路概要図において、ＲＮ形ゥェル
はＮ形ウエル５８に対する抵抗器であり、Ｒ埋込みＮ＋
は埋込みＮ＋形層抵抗器８８であり、ＲｂｐはＰＮＰト
ランジスタのベース抵抗器９０であり、そしてＲｂｎは
ＮＰＮトランジスタ８０のベース抵抗器９２である。従
来のＳＣＲ構成において典型的であるように、コレクタ
（ＣＮＰＮ）がエミッタＥＰＮＰに短絡される場合、図
５に示されているように、トリガ電圧Ｖｔは約２４ボル
トである。従来のＳＣＲ回路の場合に典型的であるよう
に、このように高いトリガ電圧は、２次ＥＳＤ保護装置
と直列抵抗器との両方を提示する保護回路の使用が必要
である。けれども、信号路の中に直列抵抗器を付加する
という要求は、高速でサブミクロンのバイポーラ／Ｂｉ
ＣＭＯＳ回路への応用において、このようなＳＣＲ回路
の使用を妨げる。図５はまた、コレクタＣＮＰＮがエミ
ッタＥＰＮＰに短絡される時、図５に示されているよう
に、ＮＰＮトランジスタのオン抵抗値と対になった低い
オン抵抗値を有することを例外として、従来のＮＰＮト
ランジスタと同じ７ボルトＢＶｃｅｏホールド電圧がバ
イポーラＳＣＲに供給される。したがって、トリガ電圧
（Ｖｔ）およびホールド電圧（Ｖｈ）に関して、例示さ
れたバイポーラＳＣＲ構造体は従来のＮＰＮトランジス
タをあまり改善していないことが分かる。
【００１５】ＮＰＮトランジスタ８０とＰＮＰトランジ
スタ８２との両方が「オンになって」低いオン抵抗値を
提供するけれども、高いＢＶｃｅｏホールド電圧は、再
生的ＳＣＲ作用が存在しないことを示す。再生的ＳＣＲ
がオンになることは、ＰＮＰトランジスタ８２がＮＰＮ
トランジスタ８０のコレクタ電流によりバイアスされ
る、およびその逆であることが必要である。ＮＰＮコレ
クタ（ＣＮＰＮ）がＰＮＰエミッタ（ＥＰＮＰ）に短絡
される場合、ＰＮＰトランジスタ８２の低いベース・エ
ミッタ抵抗値は、深いＮ＋形拡散抵抗値Ｒ深いＮ＋が小
さいことによる。このことは、ＰＮＰトランジスタを
「オン」状態に保持するために、アバランシェ動作をす
るＮＰＮコレクタ・ベース接合から付加電流を必要とす
る。同じ与えられた電流の場合、ＮＰＮトランジスタ８
０またはＰＮＰトランジスタ８２のいずれかのエミッタ
・ベース抵抗値の増大は、ベース・エミッタ電圧Ｖｂｅ
を増大させ、そしてその結果、バイポーラ・トランジス
タの中に大きなコレクタ電流が流れるであろう。バイポ
ーラ・トランジスタの中のこの大きなコレクタ電流によ
り、アバランシェ動作の発生によって付加的電流源の必
要性をなくし、そして再生的ＳＣＲ作用の発生を可能に
する。したがって、ホールド電圧をＢＶｃｅｏから小さ
な値に低下させることができる。電流が与えられた場
合、高い抵抗値は、ＮＰＮトランジスタ８０またはＰＮ
Ｐトランジスタ８２のいずれかをさらに勢いよく「オン
にする」ことを可能にし、その結果、低いホールド電圧
Ｖｈが得られる。ＮＰＮコレクタとＰＮＰエミッタとの
間の外部ＰＮＰベース・エミッタ抵抗器９０（図４）に
よるこの抵抗器増強効果が、図５に示されている。さら
に、ホールド電圧（Ｖｈ）は、抵抗値（Ｒ）の増大と共
に減少する。
スタ８２との両方が「オンになって」低いオン抵抗値を
提供するけれども、高いＢＶｃｅｏホールド電圧は、再
生的ＳＣＲ作用が存在しないことを示す。再生的ＳＣＲ
がオンになることは、ＰＮＰトランジスタ８２がＮＰＮ
トランジスタ８０のコレクタ電流によりバイアスされ
る、およびその逆であることが必要である。ＮＰＮコレ
クタ（ＣＮＰＮ）がＰＮＰエミッタ（ＥＰＮＰ）に短絡
される場合、ＰＮＰトランジスタ８２の低いベース・エ
ミッタ抵抗値は、深いＮ＋形拡散抵抗値Ｒ深いＮ＋が小
さいことによる。このことは、ＰＮＰトランジスタを
「オン」状態に保持するために、アバランシェ動作をす
るＮＰＮコレクタ・ベース接合から付加電流を必要とす
る。同じ与えられた電流の場合、ＮＰＮトランジスタ８
０またはＰＮＰトランジスタ８２のいずれかのエミッタ
・ベース抵抗値の増大は、ベース・エミッタ電圧Ｖｂｅ
を増大させ、そしてその結果、バイポーラ・トランジス
タの中に大きなコレクタ電流が流れるであろう。バイポ
ーラ・トランジスタの中のこの大きなコレクタ電流によ
り、アバランシェ動作の発生によって付加的電流源の必
要性をなくし、そして再生的ＳＣＲ作用の発生を可能に
する。したがって、ホールド電圧をＢＶｃｅｏから小さ
な値に低下させることができる。電流が与えられた場
合、高い抵抗値は、ＮＰＮトランジスタ８０またはＰＮ
Ｐトランジスタ８２のいずれかをさらに勢いよく「オン
にする」ことを可能にし、その結果、低いホールド電圧
Ｖｈが得られる。ＮＰＮコレクタとＰＮＰエミッタとの
間の外部ＰＮＰベース・エミッタ抵抗器９０（図４）に
よるこの抵抗器増強効果が、図５に示されている。さら
に、ホールド電圧（Ｖｈ）は、抵抗値（Ｒ）の増大と共
に減少する。
【００１６】前記で説明したように、好ましいバイポー
ラＳＣＲ保護回路を達成するために、２つの基本的な要
請が存在する。その１つの要請は低いトリガ電圧
（Ｖｔ）であり、そして他の１つの要請は再生的ＳＣＲ
作用から生ずる低いホールド電圧（Ｖｈ）である。それ
ぞれ図３および図４に示されたバイポーラＳＣＲ設計の
構造体と回路により、ＮＰＮトランジスタ８０のベース
を外部からバイアスすることができる。このような外部
バイアスによって、ＮＰＮトランジスタ８０の動作によ
り、ＢＳＣＲを制御する付加的装置が得られる。前記で
説明したように、バイポーラＳＣＲを用いることの主要
な関心は、トリガ電圧（Ｖｔ）およびホールド電圧（Ｖ
ｈ）に関して、ＮＰＮトランジスタを用いた場合を越え
る大きな利点が、ＢＳＣＲにより得られないことであ
る。ＢＳＣＲとＮＰＮトランジスタとの間でホールド電
圧が実質的に同じである主要な理由は、ＰＮＰトランジ
スタ８２を「オン」状態に保持するために、コレクタ・
ベース・アバランシェ・ブレークダウンが要求されるこ
とである。ＮＰＮトランジスタとＰＮＰトランジスタと
の両方が「オンになり」、それにより回路の中に低いオ
ン抵抗値が得られるけれども、アバランシェ作用を行う
コレクタ・ベース接合からの付加電流がない場合、再生
的ＳＣＲ作用は起きない。ホールド電圧を低くするため
に、ＮＰＮトランジスタが「さらに確実に」オンになる
ことが要求され、それによりＮ形ウエル抵抗器（ＲＮウ
エル）にさらに大きな電流が流れてＰＮＰトランジスタ
８２のベース・エミッタ電圧を増大させ、そしてそれに
よりＰＮＰトランジスタを「さらに確実に」オンにする
ことが得られる。このことは、ベース・エミッタ抵抗値
（Ｒｂｅ）を増大させることにより達成することができ
る。この場合、ベース・エミッタ抵抗器を強制的に流れ
る電流はＮＰＮトランジスタ８０を順方向にバイアス
し、そしてコレクタ・ベース・アバランシェ作用が起き
ない場合にトランジスタ８０を「オン」にすることがで
きる。ＮＰＮトランジスタがこのように作動することに
により、トリガ電圧Ｖｔは小さくなる。本発明のまた別
の特徴により、図６に示された回路図に関して下記で説
明されるように、ツェナ・ダイオードが電流バイアス作
用を促進することが得られる。
ラＳＣＲ保護回路を達成するために、２つの基本的な要
請が存在する。その１つの要請は低いトリガ電圧
（Ｖｔ）であり、そして他の１つの要請は再生的ＳＣＲ
作用から生ずる低いホールド電圧（Ｖｈ）である。それ
ぞれ図３および図４に示されたバイポーラＳＣＲ設計の
構造体と回路により、ＮＰＮトランジスタ８０のベース
を外部からバイアスすることができる。このような外部
バイアスによって、ＮＰＮトランジスタ８０の動作によ
り、ＢＳＣＲを制御する付加的装置が得られる。前記で
説明したように、バイポーラＳＣＲを用いることの主要
な関心は、トリガ電圧（Ｖｔ）およびホールド電圧（Ｖ
ｈ）に関して、ＮＰＮトランジスタを用いた場合を越え
る大きな利点が、ＢＳＣＲにより得られないことであ
る。ＢＳＣＲとＮＰＮトランジスタとの間でホールド電
圧が実質的に同じである主要な理由は、ＰＮＰトランジ
スタ８２を「オン」状態に保持するために、コレクタ・
ベース・アバランシェ・ブレークダウンが要求されるこ
とである。ＮＰＮトランジスタとＰＮＰトランジスタと
の両方が「オンになり」、それにより回路の中に低いオ
ン抵抗値が得られるけれども、アバランシェ作用を行う
コレクタ・ベース接合からの付加電流がない場合、再生
的ＳＣＲ作用は起きない。ホールド電圧を低くするため
に、ＮＰＮトランジスタが「さらに確実に」オンになる
ことが要求され、それによりＮ形ウエル抵抗器（ＲＮウ
エル）にさらに大きな電流が流れてＰＮＰトランジスタ
８２のベース・エミッタ電圧を増大させ、そしてそれに
よりＰＮＰトランジスタを「さらに確実に」オンにする
ことが得られる。このことは、ベース・エミッタ抵抗値
（Ｒｂｅ）を増大させることにより達成することができ
る。この場合、ベース・エミッタ抵抗器を強制的に流れ
る電流はＮＰＮトランジスタ８０を順方向にバイアス
し、そしてコレクタ・ベース・アバランシェ作用が起き
ない場合にトランジスタ８０を「オン」にすることがで
きる。ＮＰＮトランジスタがこのように作動することに
により、トリガ電圧Ｖｔは小さくなる。本発明のまた別
の特徴により、図６に示された回路図に関して下記で説
明されるように、ツェナ・ダイオードが電流バイアス作
用を促進することが得られる。
【００１７】図６は、本発明に従うＢｉＣＭＯＳ技術に
より０．８μｍで製造されたバイポーラＳＣＲ ＥＳＤ
保護回路の図である。図６に示された回路は、ＮＰＮツ
ェナ・ダイオード１００と１ＫΩポリシリコン抵抗器１
０２とが回路の中に組み込まれている以外は、図４に示
された回路と類似している。ツェナ・ダイオード１００
は、ＮＰＮトランジスタ８０のベース・エミッタ接合に
より形成される。ツェナ・ダイオード１００のオンにな
る電圧は、ＮＰＮトランジスタのベース・エミッタのブ
レークダウン電圧である。このブレークダウン電圧は、
通常の回路動作の期間中にＥＳＤ保護回路がトリガされ
ないように、与えられた工程に対し電源電圧よりもわず
かに高いことが要求される。回路のトリガ電圧を増大す
るために、特に電源電圧よりも低いツェナ・ブレークダ
ウン電圧に対し、ツェナ・ダイオード１００と直列に接
続された順方向ダイオード列（図示されていない）をオ
プションで備えることが好ましい。ＥＳＤが起こってい
る期間中、パッド電圧がツェナ・ブレークダウン電圧を
越える時、ツェナ・ダイオード１００がブレークダウン
を起こし、そして電流が１ＫΩポリシリコン抵抗器１０
２を流れてバイポーラＳＣＲ ＮＰＮトランジスタをト
リガし、それによりＢＳＣＲを「オン」にし、大きなＥ
ＳＤ電流が流れる。
より０．８μｍで製造されたバイポーラＳＣＲ ＥＳＤ
保護回路の図である。図６に示された回路は、ＮＰＮツ
ェナ・ダイオード１００と１ＫΩポリシリコン抵抗器１
０２とが回路の中に組み込まれている以外は、図４に示
された回路と類似している。ツェナ・ダイオード１００
は、ＮＰＮトランジスタ８０のベース・エミッタ接合に
より形成される。ツェナ・ダイオード１００のオンにな
る電圧は、ＮＰＮトランジスタのベース・エミッタのブ
レークダウン電圧である。このブレークダウン電圧は、
通常の回路動作の期間中にＥＳＤ保護回路がトリガされ
ないように、与えられた工程に対し電源電圧よりもわず
かに高いことが要求される。回路のトリガ電圧を増大す
るために、特に電源電圧よりも低いツェナ・ブレークダ
ウン電圧に対し、ツェナ・ダイオード１００と直列に接
続された順方向ダイオード列（図示されていない）をオ
プションで備えることが好ましい。ＥＳＤが起こってい
る期間中、パッド電圧がツェナ・ブレークダウン電圧を
越える時、ツェナ・ダイオード１００がブレークダウン
を起こし、そして電流が１ＫΩポリシリコン抵抗器１０
２を流れてバイポーラＳＣＲ ＮＰＮトランジスタをト
リガし、それによりＢＳＣＲを「オン」にし、大きなＥ
ＳＤ電流が流れる。
【００１８】図７は、図６に示された保護回路の電流・
電圧特性のグラフである。この場合、深いＮ＋形コレク
タ拡散領域（図３ＡのＮ＋形領域７６）は、深い埋込み
Ｎ＋形層５４に達するまでＮ形ウエル層５８を貫通した
拡散領域であるよりはむしろ、Ｎ形ウエル層５８の中に
だけ延長された浅いＮ＋形拡散領域（図３Ｂ）により置
き換えられる。この浅い拡散領域は、ＰＮＰトランジス
タ８２のベース・エミッタの抵抗値の増大により、ＳＣ
Ｒ作用を増強する。
電圧特性のグラフである。この場合、深いＮ＋形コレク
タ拡散領域（図３ＡのＮ＋形領域７６）は、深い埋込み
Ｎ＋形層５４に達するまでＮ形ウエル層５８を貫通した
拡散領域であるよりはむしろ、Ｎ形ウエル層５８の中に
だけ延長された浅いＮ＋形拡散領域（図３Ｂ）により置
き換えられる。この浅い拡散領域は、ＰＮＰトランジス
タ８２のベース・エミッタの抵抗値の増大により、ＳＣ
Ｒ作用を増強する。
【００１９】図７は、トリガ電圧（Ｖｔ）を７ボルトに
まで低くすることができ、そしてホールド電圧（Ｖｈ）
を約１．７ボルトにまで低くすることができることを明
確に示している。この回路はまた、２アンペアまでのＥ
ＳＤ電流を処理することができ、一方クランプ電圧を約
７ボルトに維持することができる。ＥＳＤ試験の結果、
１００μｍ幅のＢＳＣＲを備えた前記回路は、６．７キ
ロボルトのＥＳＤ閾値電圧と、３．２ボルト／μｍ２の
ＥＳＤ効率（保護回路の単位面積当たりＥＳＤボルトで
示される）を示した。これに対して、実質的に同様な工
程で製造されたＮＰＮトランジスタは２．３ボルト／μ
ｍ２の効率を示すだけであった。したがって、本発明の
構造体により、ＥＳＤ効率がほぼ４０％増大することが
達成される。換言すれば、本発明のバイポーラＳＣＲに
より、与えられたＥＳＤ閾値電圧に対し、４０％の静電
容量負荷の減少が可能である。さらに、図７の電流／電
圧特性のグラフに示されているように、この回路は、損
傷をなんら与えることなく、約２アンペアまでのＥＳＤ
電流を取り扱うことができる。２アンペアの電流では、
クランプ電圧は約７ボルトである。これに対して、同様
な工程で製造されたＮＰＮトランジスタのホールド電圧
とトリガ電圧の両方はいずれも相当に高く、それぞれ、
約８ボルトおよび１８ボルトである。したがって、前記
で説明した電圧の減少の程度は、従来得られていたより
も大幅に大きなレベルの回路保護を提供することが分か
る。
まで低くすることができ、そしてホールド電圧（Ｖｈ）
を約１．７ボルトにまで低くすることができることを明
確に示している。この回路はまた、２アンペアまでのＥ
ＳＤ電流を処理することができ、一方クランプ電圧を約
７ボルトに維持することができる。ＥＳＤ試験の結果、
１００μｍ幅のＢＳＣＲを備えた前記回路は、６．７キ
ロボルトのＥＳＤ閾値電圧と、３．２ボルト／μｍ２の
ＥＳＤ効率（保護回路の単位面積当たりＥＳＤボルトで
示される）を示した。これに対して、実質的に同様な工
程で製造されたＮＰＮトランジスタは２．３ボルト／μ
ｍ２の効率を示すだけであった。したがって、本発明の
構造体により、ＥＳＤ効率がほぼ４０％増大することが
達成される。換言すれば、本発明のバイポーラＳＣＲに
より、与えられたＥＳＤ閾値電圧に対し、４０％の静電
容量負荷の減少が可能である。さらに、図７の電流／電
圧特性のグラフに示されているように、この回路は、損
傷をなんら与えることなく、約２アンペアまでのＥＳＤ
電流を取り扱うことができる。２アンペアの電流では、
クランプ電圧は約７ボルトである。これに対して、同様
な工程で製造されたＮＰＮトランジスタのホールド電圧
とトリガ電圧の両方はいずれも相当に高く、それぞれ、
約８ボルトおよび１８ボルトである。したがって、前記
で説明した電圧の減少の程度は、従来得られていたより
も大幅に大きなレベルの回路保護を提供することが分か
る。
【００２０】ＳＣＲ ＥＳＤ保護回路を用いることの欠
点は、全体的にいえば、その低いホールド電圧である。
このホールド電圧は、典型的な場合、多くの付随する回
路の電源電圧よりも低い。けれども、この低いホールド
電圧は、ＥＳＤ保護回路にとっては有益である。ＢＳＣ
Ｒが電源電圧よりも低いホールド電圧を有する場合、こ
のような低いホールド電圧のＳＣＲ保護回路に対し「ラ
ッチ・アップ」現象が存在する。通常の動作の場合、入
力ピン／出力ピンの一方または両方に、または電源ピン
に、もし大きな雑音信号が加えられるならば、ＳＣＲ
ＥＳＤ保護回路はトリガされることがある。その時、Ｓ
ＣＲは、低い「オン」抵抗値と低いホールド電圧に従っ
て「オン」状態になり、そして電流が電源からＳＣＲを
通ってアースに流れ、最終的に、そのジュール熱によっ
て回路が破壊される原因となる。セルラ電話およびノー
トブック・コンピュータのような多くの携帯形電子装置
の電源電圧が現在の標準電圧である約３．３ボルト以下
に減少することが期待される時、効果的なＥＳＤ保護回
路の必要性は非常に重要になる。
点は、全体的にいえば、その低いホールド電圧である。
このホールド電圧は、典型的な場合、多くの付随する回
路の電源電圧よりも低い。けれども、この低いホールド
電圧は、ＥＳＤ保護回路にとっては有益である。ＢＳＣ
Ｒが電源電圧よりも低いホールド電圧を有する場合、こ
のような低いホールド電圧のＳＣＲ保護回路に対し「ラ
ッチ・アップ」現象が存在する。通常の動作の場合、入
力ピン／出力ピンの一方または両方に、または電源ピン
に、もし大きな雑音信号が加えられるならば、ＳＣＲ
ＥＳＤ保護回路はトリガされることがある。その時、Ｓ
ＣＲは、低い「オン」抵抗値と低いホールド電圧に従っ
て「オン」状態になり、そして電流が電源からＳＣＲを
通ってアースに流れ、最終的に、そのジュール熱によっ
て回路が破壊される原因となる。セルラ電話およびノー
トブック・コンピュータのような多くの携帯形電子装置
の電源電圧が現在の標準電圧である約３．３ボルト以下
に減少することが期待される時、効果的なＥＳＤ保護回
路の必要性は非常に重要になる。
【００２１】このような困難を考えれば、有効なＥＳＤ
保護のために低い値を有しかつ「ラッチ・アップ」の問
題点をなくするために、電源電圧よりもなお高いホール
ド電圧をユーザが選択することができるように、調整可
能なホールド電圧と調整可能なトリガ電圧を有するＳＣ
Ｒを得ることが要望される。したがって、電源電圧より
も高い外部雑音パルスによりＳＣＲがトリガされる時、
ホールド電圧は、パルスが通過した後、ＳＣＲが持続的
な「オン」状態を保持することを防止するであろう。
保護のために低い値を有しかつ「ラッチ・アップ」の問
題点をなくするために、電源電圧よりもなお高いホール
ド電圧をユーザが選択することができるように、調整可
能なホールド電圧と調整可能なトリガ電圧を有するＳＣ
Ｒを得ることが要望される。したがって、電源電圧より
も高い外部雑音パルスによりＳＣＲがトリガされる時、
ホールド電圧は、パルスが通過した後、ＳＣＲが持続的
な「オン」状態を保持することを防止するであろう。
【００２２】前記の要望と困難とを考慮して、また別の
バイポーラＳＣＲ ＥＳＤ保護回路の概要図が図８に示
されている。図８に示された回路は、前記で説明された
（図４および図６に示された）改良されたバイポーラＳ
ＣＲと組み合わせて、図９に示されているように、約７
ボルトから約１．７ボルトまでホールド電圧を調整する
ことができる選択的に同調可能な回路を備えることによ
り、これらの問題点を処理することができる。ホールド
電圧を前記のレベルにまで小さくすることにより、付随
する回路の電源電圧よりもわずかに最適に高いホールド
電圧が装置の中に結果として得られる。
バイポーラＳＣＲ ＥＳＤ保護回路の概要図が図８に示
されている。図８に示された回路は、前記で説明された
（図４および図６に示された）改良されたバイポーラＳ
ＣＲと組み合わせて、図９に示されているように、約７
ボルトから約１．７ボルトまでホールド電圧を調整する
ことができる選択的に同調可能な回路を備えることによ
り、これらの問題点を処理することができる。ホールド
電圧を前記のレベルにまで小さくすることにより、付随
する回路の電源電圧よりもわずかに最適に高いホールド
電圧が装置の中に結果として得られる。
【００２３】図８に示された実施例では、バイポーラＳ
ＣＲはＰＮＰトランジスタ８２がオンになることにより
トリガされる。ＰＮＰ装置８２は、ツェナ・ダイオード
１００′と、ＣＮとＥＰとの間に配置された抵抗器１０
６とにより構成され、シャドウ・ボックス１０４により
全体的に示された、トリガ回路により作動される。ホー
ルド電圧は抵抗器の抵抗値の関数でありかつトリガ電圧
はツェナ・ブレークダウン電圧の関数であるので、保護
されるべき特定の回路に対する最適のホールド特性およ
び最適のトリガ特性を有する保護回路になるように、こ
れらのそれぞれの部品の抵抗値とブレークダウン電圧を
選定することができる。
ＣＲはＰＮＰトランジスタ８２がオンになることにより
トリガされる。ＰＮＰ装置８２は、ツェナ・ダイオード
１００′と、ＣＮとＥＰとの間に配置された抵抗器１０
６とにより構成され、シャドウ・ボックス１０４により
全体的に示された、トリガ回路により作動される。ホー
ルド電圧は抵抗器の抵抗値の関数でありかつトリガ電圧
はツェナ・ブレークダウン電圧の関数であるので、保護
されるべき特定の回路に対する最適のホールド特性およ
び最適のトリガ特性を有する保護回路になるように、こ
れらのそれぞれの部品の抵抗値とブレークダウン電圧を
選定することができる。
【００２４】パッド電圧がブレークダウン電圧を越える
時、抵抗器１０６を流れる電流はＰＮＰトランジスタ８
２を「オン」にし、したがってバイポーラＳＣＲをトリ
ガする。図９に示された電流・電圧特性曲線は、抵抗値
が無限大に近づく時、ホールド電圧が３ボルトのように
低いことを示している。このように抵抗器１０６に対し
特定の抵抗値を選定することにより、保護されるべき付
随回路の特定の動作特性に対し、保護回路を設計するこ
とが可能であり、そして特にそのホールド電圧を設計す
ることが可能である。例示された実施例について本発明
が説明されたが、前記説明は、本発明の範囲が前記実施
例に限定されることを意味するものではない。前記説明
を参照すれば、本発明の他の種々の実施例の可能である
ことは、当業者にはすぐに分かるであろう。したがっ
て、このような変更実施例はすべて、本発明の範囲内に
包含されるものと理解しなければならない。
時、抵抗器１０６を流れる電流はＰＮＰトランジスタ８
２を「オン」にし、したがってバイポーラＳＣＲをトリ
ガする。図９に示された電流・電圧特性曲線は、抵抗値
が無限大に近づく時、ホールド電圧が３ボルトのように
低いことを示している。このように抵抗器１０６に対し
特定の抵抗値を選定することにより、保護されるべき付
随回路の特定の動作特性に対し、保護回路を設計するこ
とが可能であり、そして特にそのホールド電圧を設計す
ることが可能である。例示された実施例について本発明
が説明されたが、前記説明は、本発明の範囲が前記実施
例に限定されることを意味するものではない。前記説明
を参照すれば、本発明の他の種々の実施例の可能である
ことは、当業者にはすぐに分かるであろう。したがっ
て、このような変更実施例はすべて、本発明の範囲内に
包含されるものと理解しなければならない。
【００２５】以上の説明に関して更に以下の項を開示す
る。 （１）（イ） 第１導電形の半導体部材で作成された第
１半導体層５２と、（ロ） 前記第１半導体層５２の少
なくとも一部分の上に配置され、かつ前記第１半導体層
と反対の導電形の部材で作成された、第２半導体層５４
と、（ハ） 前記第２半導体層５４の少なくとも一部分
の上に配置され、かつ前記第２半導体層５４と同じ導電
形の部材で作成された、第３半導体層５８と、（ニ）
前記第３半導体層５８に隣接して配置され、かつ共通の
導電形を有する、少なくとも２個の横方向に間隔を有し
て配置された第１注入領域６２および６４と、（ホ）
前記少なくとも２個の第１注入領域６２と６４との間に
配置された第２注入領域６６と、（ヘ） 前記第２注入
領域６６の少なくとも一部分と接触し、かつ前記第２注
入領域と反対の導電形を有する、第３注入領域６８と、
（ト） 前記第３注入領域６８から横方向に間隔を有し
て配置され、かつ前記第２注入領域と共通の導電形を有
し、かつ第１注入領域６２と第２注入領域６６と第３注
入領域６８とおよび前記前記第３半導体層５８とが一緒
になって電流バイアス装置１００および抵抗器１０６を
有するトリガ回路により作動可能であるバイポーラ・シ
リコン制御整流器を定める、第４注入領域７６と、を有
する、静電気放電から回路を保護する構造体。
る。 （１）（イ） 第１導電形の半導体部材で作成された第
１半導体層５２と、（ロ） 前記第１半導体層５２の少
なくとも一部分の上に配置され、かつ前記第１半導体層
と反対の導電形の部材で作成された、第２半導体層５４
と、（ハ） 前記第２半導体層５４の少なくとも一部分
の上に配置され、かつ前記第２半導体層５４と同じ導電
形の部材で作成された、第３半導体層５８と、（ニ）
前記第３半導体層５８に隣接して配置され、かつ共通の
導電形を有する、少なくとも２個の横方向に間隔を有し
て配置された第１注入領域６２および６４と、（ホ）
前記少なくとも２個の第１注入領域６２と６４との間に
配置された第２注入領域６６と、（ヘ） 前記第２注入
領域６６の少なくとも一部分と接触し、かつ前記第２注
入領域と反対の導電形を有する、第３注入領域６８と、
（ト） 前記第３注入領域６８から横方向に間隔を有し
て配置され、かつ前記第２注入領域と共通の導電形を有
し、かつ第１注入領域６２と第２注入領域６６と第３注
入領域６８とおよび前記前記第３半導体層５８とが一緒
になって電流バイアス装置１００および抵抗器１０６を
有するトリガ回路により作動可能であるバイポーラ・シ
リコン制御整流器を定める、第４注入領域７６と、を有
する、静電気放電から回路を保護する構造体。
【００２６】（２） 第１項記載の構造体において、前
記第１注入領域６２および前記第２注入領域６６がＰ導
電形領域であり、かつ前記第３注入領域６８および前記
第３半導体層５８がＮ導電形領域であり、かつそれによ
りＮＰＮトランジスタ８０およびＰＮＰトランジスタ８
２を有するバイポーラ・シリコン制御整流器が定められ
る、前記構造体。 （３） 第２項記載の構造体において、前記トリガ回路
が前記ＮＰＮトランジスタ８０のコレクタと前記ＰＮＰ
トランジスタ８２のエミッタとの間に配置される、前記
構造体。 （４） 第３項記載の構造体において、前記ＮＰＮトラ
ンジスタ８０のコレクタと前記ＰＮＰトランジスタ８２
のエミッタとが抵抗器を通して相互に接続される、前記
構造体。 （５） 第３項記載の構造体において、前記第４注入領
域７６が前記ＮＰＮトランジスタ８０のコレクタに対す
る深いＮ形拡散接触体である、前記構造体。 （６） 第１項記載の構造体において、前記第２注入領
域６６が前記第１注入領域６２、５４の中の１つの領域
から酸化物層により分離される、前記構造体。 （７） 第１項記載の構造体において、前記第１注入領
域６２、６４および前記第４注入領域７６が酸化物層に
より分離される、前記構造体。 （８） 第１項記載の構造体において、前記酸化物層が
前記積層体領域５６ａおよび５６ｂの少なくとも１つの
領域と重なり合う関係で配置される、前記構造体。 （９） 第１項記載の構造体において、前記第４注入領
域７６が前記第３半導体層５８と少なくとも物理的に接
触する、前記構造体。 （１０） 第９項記載の構造体において、前記第４注入
領域７６が前記第３半導体層５８を貫通して前記第２半
導体層５４に接触する、前記構造体。 （１１） 第１項記載の構造体において、前記第２注入
領域６６の少なくとも一部分の上に半導体膜７０をさら
に有する、前記構造体。 （１２） 第１０項記載の構造体において、前記半導体
膜の少なくとも一部分が前記第２注入領域６６から電気
的に絶縁される、前記構造体。 （１３） 第１項記載の構造体において、前記第１注入
領域６４の１つがＮＰＮトランジスタのベースとＰＮＰ
トランジスタのコレクタの両方の役割を果たす、前記構
造体。
記第１注入領域６２および前記第２注入領域６６がＰ導
電形領域であり、かつ前記第３注入領域６８および前記
第３半導体層５８がＮ導電形領域であり、かつそれによ
りＮＰＮトランジスタ８０およびＰＮＰトランジスタ８
２を有するバイポーラ・シリコン制御整流器が定められ
る、前記構造体。 （３） 第２項記載の構造体において、前記トリガ回路
が前記ＮＰＮトランジスタ８０のコレクタと前記ＰＮＰ
トランジスタ８２のエミッタとの間に配置される、前記
構造体。 （４） 第３項記載の構造体において、前記ＮＰＮトラ
ンジスタ８０のコレクタと前記ＰＮＰトランジスタ８２
のエミッタとが抵抗器を通して相互に接続される、前記
構造体。 （５） 第３項記載の構造体において、前記第４注入領
域７６が前記ＮＰＮトランジスタ８０のコレクタに対す
る深いＮ形拡散接触体である、前記構造体。 （６） 第１項記載の構造体において、前記第２注入領
域６６が前記第１注入領域６２、５４の中の１つの領域
から酸化物層により分離される、前記構造体。 （７） 第１項記載の構造体において、前記第１注入領
域６２、６４および前記第４注入領域７６が酸化物層に
より分離される、前記構造体。 （８） 第１項記載の構造体において、前記酸化物層が
前記積層体領域５６ａおよび５６ｂの少なくとも１つの
領域と重なり合う関係で配置される、前記構造体。 （９） 第１項記載の構造体において、前記第４注入領
域７６が前記第３半導体層５８と少なくとも物理的に接
触する、前記構造体。 （１０） 第９項記載の構造体において、前記第４注入
領域７６が前記第３半導体層５８を貫通して前記第２半
導体層５４に接触する、前記構造体。 （１１） 第１項記載の構造体において、前記第２注入
領域６６の少なくとも一部分の上に半導体膜７０をさら
に有する、前記構造体。 （１２） 第１０項記載の構造体において、前記半導体
膜の少なくとも一部分が前記第２注入領域６６から電気
的に絶縁される、前記構造体。 （１３） 第１項記載の構造体において、前記第１注入
領域６４の１つがＮＰＮトランジスタのベースとＰＮＰ
トランジスタのコレクタの両方の役割を果たす、前記構
造体。
【００２７】（１４） 本発明により、バイポーラ／Ｂ
ｉＣＭＯＳ回路に対し高速（例えば、９００ＭＨｚない
し２ＧＨｚ以上）でサブミクロンのＥＳＤ保護回路に用
いられ、低いトリガ電圧とホールド電圧とを有するとい
う利点を持った、シリコン制御整流器（ＳＣＲ）のよう
なバイポーラ構造体が得られる。このバイポーラ構造体
は、入力ピンおよび出力ピンに関し小さな分路静電容量
値と小さな直列抵抗値とを特徴とし、それにより小さな
シリコン領域を有しおよび信号路に付加されるインピー
ダンスがほとんどないまたは全くないＥＳＤ保護回路を
構成することができる。本発明の１つの好ましい特徴で
は、先行技術におけるようにＰ形基板に対してとは異な
って、バイポーラ／ＢｉＣＭＯＳ装置のＮ形ウエルの中
にＳＣＲが組み立てられる。本発明の１つの好ましい特
徴は、ＰＮＰトランジスタによりＢＳＣＲ動作を制御す
るために、抵抗器と組み合わせてツェナ・ダイオードを
用いることである。このツェナ・ダイオードがオンにな
る電圧は、ＮＰＮ構造体のエミッタ・ベース・ブレーク
ダウン電圧と同程度であるように選定される。この電圧
は、通常の回路動作の下でＥＳＤ保護回路がトリガされ
ないように、電源電圧よりもわずかだけ高い。特に電源
電圧がツェナ・ブレークダウン電圧を越えている場合、
回路のトリガ電圧を増大するために、ツェナ・ダイオー
ドと直列に順方向ダイオードの列をオプションで付加す
ることができる。ＥＳＤが起きている期間中、パッド電
圧がツェナ・ブレークダウン電圧を越える時、ツェナ・
ダイオードがブレークダウンし、そしてバイポーラＳＣ
ＲのＰＮＰ構造体をトリガするために、付随する（ポリ
シリコン）抵抗器を通って電流が流れる。それによりＢ
ＳＣＲを作動して、付随する保護された回路から大きな
ＥＳＤ電流を流すことができる。ＢＳＣＲ抵抗値とツェ
ナ・ダイオードのブレークダウンの電圧値は、ＲＳＤ保
護回路のホールド電圧とトリガ電圧の大きさを電源電圧
と最も適合可能にするように選定される。
ｉＣＭＯＳ回路に対し高速（例えば、９００ＭＨｚない
し２ＧＨｚ以上）でサブミクロンのＥＳＤ保護回路に用
いられ、低いトリガ電圧とホールド電圧とを有するとい
う利点を持った、シリコン制御整流器（ＳＣＲ）のよう
なバイポーラ構造体が得られる。このバイポーラ構造体
は、入力ピンおよび出力ピンに関し小さな分路静電容量
値と小さな直列抵抗値とを特徴とし、それにより小さな
シリコン領域を有しおよび信号路に付加されるインピー
ダンスがほとんどないまたは全くないＥＳＤ保護回路を
構成することができる。本発明の１つの好ましい特徴で
は、先行技術におけるようにＰ形基板に対してとは異な
って、バイポーラ／ＢｉＣＭＯＳ装置のＮ形ウエルの中
にＳＣＲが組み立てられる。本発明の１つの好ましい特
徴は、ＰＮＰトランジスタによりＢＳＣＲ動作を制御す
るために、抵抗器と組み合わせてツェナ・ダイオードを
用いることである。このツェナ・ダイオードがオンにな
る電圧は、ＮＰＮ構造体のエミッタ・ベース・ブレーク
ダウン電圧と同程度であるように選定される。この電圧
は、通常の回路動作の下でＥＳＤ保護回路がトリガされ
ないように、電源電圧よりもわずかだけ高い。特に電源
電圧がツェナ・ブレークダウン電圧を越えている場合、
回路のトリガ電圧を増大するために、ツェナ・ダイオー
ドと直列に順方向ダイオードの列をオプションで付加す
ることができる。ＥＳＤが起きている期間中、パッド電
圧がツェナ・ブレークダウン電圧を越える時、ツェナ・
ダイオードがブレークダウンし、そしてバイポーラＳＣ
ＲのＰＮＰ構造体をトリガするために、付随する（ポリ
シリコン）抵抗器を通って電流が流れる。それによりＢ
ＳＣＲを作動して、付随する保護された回路から大きな
ＥＳＤ電流を流すことができる。ＢＳＣＲ抵抗値とツェ
ナ・ダイオードのブレークダウンの電圧値は、ＲＳＤ保
護回路のホールド電圧とトリガ電圧の大きさを電源電圧
と最も適合可能にするように選定される。
【図１】従来のＥＳＤ保護回路のブロック線図。
【図２】０．６μｍおよび０．８μｍのＢｉＣＭＯＳ工
程における１００μｍ幅のＮＰＮ構造体の電流・電圧特
性のグラフ。
程における１００μｍ幅のＮＰＮ構造体の電流・電圧特
性のグラフ。
【図３】本発明によるまた別のＥＳＤ保護回路構造体の
横断面図であって、Ａは１つの実施例の図、Ｂは別の実
施例の図。
横断面図であって、Ａは１つの実施例の図、Ｂは別の実
施例の図。
【図４】図３Ａに示されたＥＳＤ保護回路の概要図。
【図５】図３Ａに示されたバイポーラＳＣＲ装置の電流
・電圧特性曲線の抵抗器依存性を示すグラフ。
・電圧特性曲線の抵抗器依存性を示すグラフ。
【図６】ＮＰＮツェナ・ダイオードと抵抗器とを用いた
また別のバイポーラＳＣＲ保護回路の概要図。
また別のバイポーラＳＣＲ保護回路の概要図。
【図７】図６に示されたバイポーラＳＣＲ ＥＳＤ保護
回路の大電流・電圧特性のグラフ。
回路の大電流・電圧特性のグラフ。
【図８】回路ＰＮＰの作動によりトリガされるまた別の
バイポーラＳＣＲ保護回路の概要図。
バイポーラＳＣＲ保護回路の概要図。
【図９】図８に示された回路の電流・電圧特性のグラ
フ。
フ。
５２ 第１半導体層 ５４ 第２半導体層 ５８ 第３半導体層 ６２、６４ 第１注入領域 ６６ 第２注入領域 ６８ 第３注入領域 ７６ 第４注入領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トマス エイ．ブロトソス アメリカ合衆国テキサス州リチャードソ ン，アッシュランド ドライブ 1201
Claims (1)
- 【請求項１】（イ） 第１導電形の半導体部材で作成さ
れた第１半導体層５２と、（ロ） 前記第１半導体層５
２の少なくとも一部分の上に配置され、かつ前記第１半
導体層と反対の導電形の部材で作成された、第２半導体
層５４と、（ハ） 前記第２半導体層５４の少なくとも
一部分の上に配置され、かつ前記第２半導体層５４と同
じ導電形の部材で作成された、第３半導体層５８と、
（ニ） 前記第３半導体層５８に隣接して配置され、か
つ共通の導電形を有する、少なくとも２個の横方向に間
隔を有して配置された第１注入領域６２および６４と、
（ホ） 前記少なくとも２個の第１注入領域６２と６４
との間に配置された第２注入領域６６と、（ヘ） 前記
第２注入領域６６の少なくとも一部分と接触し、かつ前
記第２注入領域と反対の導電形を有する、第３注入領域
６８と、（ト） 前記第３注入領域６８から横方向に間
隔を有して配置され、かつ前記第２注入領域と共通の導
電形を有し、かつ第１注入領域６２と第２注入領域６６
と第３注入領域６８とおよび前記前記第３半導体層５８
とが一緒になって電流バイアス装置１００および抵抗器
１０６を有するトリガ回路により作動可能であるバイポ
ーラ・シリコン制御整流器を定める、第４注入領域７６
と、を有する、静電気放電から回路を保護する構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US452395P | 1995-09-29 | 1995-09-29 | |
| US004523 | 1995-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266284A true JPH09266284A (ja) | 1997-10-07 |
Family
ID=21711199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8293085A Pending JPH09266284A (ja) | 1995-09-29 | 1996-09-30 | 高速バイポーラ／ＢｉＣＭＯＳ回路のＥＳＤ保護のためのホールド電圧を保持する調整可能なバイポーラＳＣＲ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5747834A (ja) |
| JP (1) | JPH09266284A (ja) |
| KR (1) | KR970018509A (ja) |
| TW (1) | TW362273B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US20100301389A1 (en) * | 2009-05-29 | 2010-12-02 | Kushner Vadim A | Esd protection structure |
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