CN107204327A - 半导体器件、电路组件及集成电路 - Google Patents
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Abstract
本发明涉及半导体器件、电路组件及集成电路。本发明提供了一种半导体器件，其包括：硅衬底；位于所述硅衬底中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；在所述硅衬底中位于所述第一、第二和第三掺杂区下方的第二导电类型的阱；以及毗邻所述第二掺杂区位于其下方的第一导电类型的第三掺杂区。其中所述第三掺杂区在所述硅衬底表面上的第一垂直投影落入所述第二掺杂区在所述硅衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于所述第二垂直投影的面积；并且所述阱与所述第二掺杂区的底部的一部分以及所述第三掺杂区的底部的至少一部分接触。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种适用于高速数据信号接口的过电压保护或静电保护的半导体器件、包含所述半导体器件的电路组件及集成电路。
背景技术
影响芯片成品率和可靠性的过压脉冲和静电脉冲来源有三种，第一种是来自人体，人触摸芯片管脚会把人体静电引入芯片中，打坏内部电路；第二种来自硅片制造设备，第三种来自芯片摩擦带电后，内部充电电荷的电荷泄放，它们引入的过压脉冲和静电脉冲都有机会打坏芯片内部电路，导致芯片失效。这三种静电在工业界和学术界上都有对应的理论模型，分别是人体模型(Humanbody model)机器模型(machine model)充放电模型(charged device model)。
每一个量产的芯片都需要有一个基本的过压脉冲和静电脉冲保护电路。保护电路的保护等级越高，芯片的成品率和可靠性就越高。二极管就是最典型的静电保护器件和过压保护器件。
一般用在慢速芯片数据接口上，防止其内部电路被过压或静电脉冲打坏的二极管的电容值比较大，比如在电脑键盘接口芯片的数据口保护上使用的二极管的电容值可以是在30pF以上；但是对于保护类似USB2.0、VGA视频接口、网卡接口等高速数据接口的二极管，电容值需要在5pF以下；甚至对于保护类似USB3.0、HDMI等更高速数据接口的二极管，电容值需要在0.5pF以下，同时要求这些二极管要具有高的过压或者静电保护等级。高保护等级需要大的二极管面积，大的二极管面积就导致大的电容，这是一个比较矛盾的问题。
为了做到更低的电容、更高的过压或者静电保护等级，一般保护芯片高速数据信号口不被过电压或静电打坏的二极管是一种具有PN结构或者PIN(p-intrinsic-n)结构或者是大耗尽区(p-large depletion-n)结构的二极管。下面分别论述这三种结构二极管的优缺点。
对于第一种具有PN结构的二极管，为了能够泄放足够大的过压或者静电脉冲电流，需要增大PN结的面积，这样就导致电容增大，不适合用于高速数据信号口的过压或者静电脉冲保护，比如USB2.0和USB3.0芯片，因为大的输入电容会导致高频数据信号的失真，因此这种结构的二极管只能用于高速数据接口的低等级静电保护领域。比如，高速芯片输入输出接口上，设计一个能够通过HBM模型最低等级2KV的二极管，采用此结构即可。它的优点是此结构兼容CMOS工艺，利于和高速芯片核心电路集成；缺点是受到电容指标的限制，静电保护等级只能设计得比较低。
对于第二种具有PIN(p-intrinsic-n)结构的二极管，它具有一个本征层(intrinsic)或者近似本征层的掺杂浓度，这样它的电容相当于一个PN结电容串联一个本征层产生的电容，根据串联电容公式，在相同结面积下，它比第一种PN结构的二极管电容要低很多，它主要应用于高频RF开关或者RF电路的静电保护上；但是它的缺点是它制造本征层需要额外的外延层工艺，制造成本高，也不利于芯片的集成；另外的缺点是由于本征层的存在带来单位面积导通电阻会增加，进而导致泄放静电电流时产生的钳制电压会升高。
在美国专利US20130146979中，发明者提出了第三种结构的二极管，即大耗尽区(p-large depletion-n)结构的二极管，由于大耗尽区的存在，该二极管的电容相当于PN结电容串联一个扩散电容，根据串联电容公式，这样导致此种结构的二极管具有比较低的等效电容。根据发明者描述这种二极管结构可以做成STI型隔离的二极管(shallow trench isolation diode)，也可以做成栅通型隔离的二极管(gate spaced diode)，也可以是STI型二极管和栅通型二极管混合结构。这种结构的优点是可以制造在一个标准CMOS工艺上和集成电路集成，它的缺点是为了获得大的串联耗尽区扩散电容从而降低总体电容，要增加一个ISO p阱区150(见图15)，这导致一个额外的工艺和版图，从而增加研发工艺和制造成本，如果发明者为了不增加额外的工艺和版图，用CMOS标准的p阱扩散工艺替代ISO p阱扩散工艺，那么将不能获得足够低的电容，就等同于第一种结构二极管；其次在CMOS工艺中，如果用p型硅衬底，那么通常p型硅衬底需要接地，而此发明专利结构的p型硅衬底很容易和ISO p阱短路在一起。所以这种结构在实际应用中会大大受限制。
发明内容
为了克服上述现有技术中存在的问题，制造一种适用于高速数据信号口的过电压保护或静电保护的低电容二极管器件，本发明提供了一种半导体器件，其包括：硅衬底；位于所述硅衬底中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；在所述硅衬底中位于所述第一、第二和第三掺杂区下方的第二导电类型的阱；以及毗邻所述第二掺杂区位于其下方的第一导电类型的第三掺杂区。其中所述第三掺杂区在所述硅衬底表面上的第一垂直投影落入所述第二掺杂区在所述硅衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于所述第二垂直投影的面积；并且所述阱与所述第二掺杂区的底部的一部分以及所述第三掺杂区的底部的至少一部分接触。
可选地，所述第二垂直投影落入所述阱在所述硅衬底表面上的第三垂直投影中。
可选地，所述第一和第二垂直投影均部分地落入所述阱在所述硅衬底表面上的第三垂直投影中。
本发明还提供了一种半导体器件，其包括：硅衬底；位于所述硅衬底中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区；隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；毗邻所述第二掺杂区位于其下方的第一导电类型的第三掺杂区；在所述硅衬底中位于所述第一、第二和第三掺杂区下方的并排的第一导电类型的第一阱和第二导电类型的第二阱；以及在所述硅衬底中位于所述第一和第二阱下方的第二导电类型的第三阱。其中所述第一阱将所述第一掺杂区与所述第二阱隔离并且所述第二阱和所述第三阱一起将所述第一阱与所述硅衬底隔离，并且其中所述第三掺杂区在所述硅衬底表面上的第一垂直投影落入所述第二掺杂区在所述硅衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于或等于所述第二垂直投影的面积，并且所述第二阱与所述第三掺杂区的底部的至少一部分接触。
可选地，所述第一垂直投影的面积等于所述第二垂直投影的面积，并且所述第二阱与所述第三掺杂区的底部的一部分接触。
可选地，所述第一垂直投影的面积小于所述第二垂直投影的面积，并且所述第二阱与所述第三掺杂区的底部的一部分以及所述第二掺杂区的底部的一部分接触。
可选地，在本发明提供的上述半导体器件中所述隔离结构是浅沟槽隔离结构、二氧化硅隔离结构、或者场氧化隔离结构。
可选地，在本发明提供的上述半导体器件中所述隔离结构包括在所述第一掺杂区与第二掺杂区之间形成于所述硅衬底表面上的栅极结构，所述半导体器件还包括阳极和阴极，所述栅极结构与所述第一掺杂区电连接到所述阳极，并且所述第二掺杂区电连接到所述阴极。
可选地，在本发明提供的上述半导体器件中所述第一导电类型为p型，所述第二导电类型为n型，所述硅衬底具有所述第一导电类型。
可选地，在本发明提供的上述半导体器件中所述第三掺杂区是重掺杂的。
本发明还提供了一种电路组件，该电路组件包含一个或多个上述的半导体器件。
此外，本发明提供了一种集成电路，该集成电路包含一个或多个上述的半导体器件。
附图说明
图1A示出了根据本发明的第一示例性实施例的半导体器件的示意性横截面图；
图1B示出了图1A所示的半导体器件的IV曲线图；
图2示出了根据本发明的第一示例性实施例的一个变型的半导体器件的示意性横截面图；
图3示出了根据本发明的第一示例性实施例的另一个变型的半导体器件的示意性横截面图；
图4示出了根据本发明的第二示例性实施例的半导体器件的示意性横截面图；
图5示出了根据本发明的第二示例性实施例的一个变型的半导体器件的示意性横截面图；
具体实施方式
在下文中参考附图描述本发明的具体实施方式，在附图中相同或相似的部件用相似的附图标记表示。应当理解附图是示意性的，并不限定本发明的保护范围，本发明的保护范围由所附权利要求书限定。
首先参考图1描述根据本发明的第一示例性实施例的半导体器件，图1示出了根据本发明的第一示例性实施例的半导体器件的示意性横截面图。如图1所示，根据本发明的第一示例性实施例的半导体器件包括第一导电类型的硅衬底100，位于所述硅衬底100中的隔离结构170，在所述硅衬底100中被所述隔离结构170隔离的第一导电类型的第一掺杂区120和第二导电类型的第二掺杂区130，在所述硅衬底100中位于第二掺杂区130下方的第一导电类型的第三掺杂区140，在硅衬底100中位于所述第一掺杂区120、第二掺杂区130和第三掺杂区140下方的第二导电类型的阱110。第一掺杂区120电连接到阳极150，第二掺杂区130电连接到阴极160。尽管在图1中示出了第三掺杂区140的两侧分别与隔离结构170有一定的距离，但是实际上本发明不限于此，只要第三掺杂区140在硅衬底表面上的第一垂直投影落入第二掺杂区130在硅衬底表面上的第二垂直投影中，第一垂直投影的面积小于所述第二垂直投影的面积，并且所述阱110与第二掺杂区130的底部的一部分以及第三掺杂区140的底部的至少一部分接触，即可从阳极150到阴极160形成两个并联回路：由阳极150、第一掺杂区120、阱110、第二掺杂区130以及阴极160形成的二极管导通回路；以及由阳极150、第一掺杂区120、第三掺杂区140、第二掺杂区130以及阴极160形成的晶闸管(即，可控硅整流器(Silicon ControllerRectifier，简称SCR)导通回路。第一掺杂区120、第二掺杂区130、第三掺杂区140均为重掺杂区。
现在参考图1B所示的IV曲线图描述图1A所示的器件的工作。如图1B所示，当足够能量的过压或者静电脉冲从阳极150进入后，所述二极管导通回路率先在较低的电压(对于硅器件，0.7v)下开启，串联在此回路中的阱110的电阻就会产生压降，由于所述过压或者静电脉冲，在所述二极管回路开启时会产生过冲电压和钳制电压，过冲电压和钳制电压超过一个特定阀值(图中为2.0v左右)可以开启所述晶闸管回路。所述二极管回路的电容是一个pn结电容。所述晶闸管回路的电容是一个具有pnpn结构的晶闸管电容，即，两个pn结与一个扩散耗尽区电容的串联，它的单位面积电容是所述二极管回路的一半。因此，通过在该半导体器件的版图中将所述晶闸管回路的面积设计得尽量大，而将所述二极管回路的面积设计得尽量小，这样阳极150到阴极160之间的电容值就接近一个晶闸管的电容。该半导体器件完全开启后，其单位面积导通电阻和背景技术中第一类pn结构的二极管相比是相当的，但它的单位面积电容有显著的减小，而且通过调整第三掺杂区140的尺寸(即，第三掺杂区140与第二掺杂区130交叠的面积)、厚度、掺杂浓度，不仅能够调节所述晶闸管回路的开启阀值电压，也能调节整个半导体器件的电容值。
根据本实施例的半导体器件可以制造在标准CMOS工艺上，在同一个CMOS工艺下，它的单位面积电容相比背景技术中提及的第一种结构的二极管电容能够小50％以上，相比于第三种结构的二极管电容能够小30％以上，并且没有额外工艺和版图成本开销。
此种结构的半导体器件也可以制造在双极工艺上，例如通过注入技术或者扩散技术增加第三掺杂区的掺杂浓度，降低阱110的掺杂浓度，形成大扩散耗尽区电容，这样整个器件的单位面积电容还可以进一步降低。
应当理解，隔离结构170可以采用例如浅沟槽隔离(STI)、二氧化硅隔离(Oxide Isolation)、或者场氧化隔离(Field Oxide Isolation)等等，但是并不限于所举的这些例子。
注意，尽管在上述及下文描述的实施例中，第一导电类型是p型，第二导电类型是n型，但是应当理解，在其它实例中，第一导电类型可以是n型，第二导电类型可以是p型。
图2示出了根据本发明的第一示例性实施例的一个变型的半导体器件的示意性横截面图。如图2所示，该半导体器件包括：第一导电类型的硅衬底200；位于所述硅衬底200中的隔离结构270；在所述硅衬底200中位于所述隔离结构270之间的第一导电类型的第一掺杂区220和第二导电类型的第二掺杂区230；在所述第一掺杂区220与第二掺杂区230之间位于所述硅衬底200的表面上的栅极结构280；位于第二掺杂区230下方的第一导电类型的第三掺杂区240；位于硅衬底200中在所述第一掺杂区220、第二掺杂区230和第三掺杂区240下方的第二导电类型的阱210。第一掺杂区220和栅极结构280均电连接到阳极250，第二掺杂区230电连接到阴极260。因此，从阳极250到阴极260形成两个并联回路：由阳极250、第一掺杂区220、阱210、第二掺杂区230以及阴极260形成的二极管导通回路；以及由阳极250、第一掺杂区220、第三掺杂区240、第二掺杂区230以及阴极260形成的晶闸管导通回路。
图2所示的半导体器件与图1所示的半导体器件的不同之处仅在于，第一掺杂区220与第二掺杂区230之间采用栅极隔离作为隔离结构。图2所示的半导体器件的工作原理及优点可以参考上文中针对图1进行的描述，因此在此不再赘述。
图3示出了根据本发明的第一示例性实施例的另一个变型的半导体器件的示意性横截面图。图3所示的半导体器件包括：第一导电类型的硅衬底300；位于所述硅衬底300中的隔离结构370；硅衬底300中的位于所述隔离结构370之间的第一导电类型的第一掺杂区320和第二导电类型的第二掺杂区330；在所述第一掺杂区320与第二掺杂区330之间位于所述硅衬底300表面上的栅极结构380；位于第二掺杂区330下方的第一导电类型的第三掺杂区340；位于硅衬底300中在所述第一掺杂区320、第二掺杂区330和第三掺杂区340下方的第二导电类型的阱310。注意，在该实施例中阱310仅与第三掺杂区340的底部的一部分接触，换而言之，第三掺杂区340可以与硅衬底300接触，此时第三掺杂区340与硅衬底300之间形成电阻。第一掺杂区320和栅极结构380均电连接到阳极350，第二掺杂区330电连接到阴极360。同样，从阳极350到阴极360形成两个并联回路：由阳极350、第一掺杂区320、阱310、第二掺杂区330以及阴极360形成的二极管导通回路；以及由阳极350、第一掺杂区320、第三掺杂区340、第二掺杂区330以及阴极360形成的晶闸管导通回路。
图3所示的半导体器件与图2所示的半导体器件的不同之处仅在于，阱310仅与第三掺杂区340的底部的一部分接触，即第三掺杂区340也与硅衬底300接触，形成电阻。图3所示的半导体器件的工作原理及优点可以参考上文中针对图1进行的描述，因此在此不再赘述。
参考图4，其示出了根据本发明的第二示例性实施例的半导体器件的示意性横截面图。如图4所示，根据本发明的第二示例性实施例的半导体器件包括第一导电类型的硅衬底400；位于所述硅衬底400中的隔离结构470；硅衬底400中的位于隔离结构470之间的第一导电类型的第一掺杂区420和第二导电类型的第二掺杂区430；在所述第一掺杂区420与第二掺杂区430之间位于所述硅衬底400表面上的栅极结构480；位于第二掺杂区430下方的第一导电类型的第三掺杂区440，第三掺杂区440在硅衬底400表面上的垂直投影与第二掺杂区430在硅衬底400的表面上的垂直投影完全重合；在硅衬底400中位于所述第一、第二和第三掺杂区420、430、440下方的并排的第一导电类型的第一阱490A和第二导电类型的第二阱490B；以及在所述硅衬底400中位于所述第一和第二阱490A、490B下方的第二导电类型的第三阱410，其中第一阱490A将第一掺杂区420与第二阱490B隔离并且第二阱490B和第三阱410一起将第一阱490A与硅衬底400隔离。第一掺杂区420和栅极结构480均电连接到阳极450，第二掺杂区430电连接到阴极460。同样，从阳极450到阴极460形成两个并联回路：由阳极450、第一掺杂区420、第二阱490A、第三掺杂区440、第二掺杂区430以及阴极460形成的二极管导通回路；以及由阳极450、第一掺杂区420、第一阱490A、第二阱490B、第三掺杂区440、第二掺杂区430以及阴极460形成的晶闸管导通回路。
尽管图4中示出了第一阱490A接触第三掺杂区440的底部的一部分，并且第二阱490B接触第三掺杂区440的底部的剩余部分，但是本发明并不限于此，实际上第一阱490A可以不接触第三掺杂区440的底部，只要第二阱490B不将第一阱490A与第三掺杂区440隔离即可形成上述的二极管回路和晶闸管回路。
根据该示例性实施例的半导体器件的工作原理及优点可以参考上文中针对第一示例性实施例进行的描述，因此在此不再赘述。
参考图5，其示出了根据本发明的第二示例性实施例的一个变型的半导体器件的示意性横截面图。图5所示的半导体器件包括第一导电类型的硅衬底500；位于所述硅衬底500中的隔离结构570；硅衬底500中的位于隔离结构570之间的第一导电类型的第一掺杂区520和第二导电类型的第二掺杂区530；在所述第一掺杂区520与第二掺杂区530之间位于所述硅衬底500表面上的栅极结构580；位于第二掺杂区530下方并且与第二掺杂区530的底部的一部分接触的第一导电类型的第三掺杂区540；在硅衬底500中位于所述第一、第二和第三掺杂区520、530、540下方的并排的第一导电类型的第一阱590A和第二导电类型的第二阱590B；以及在所述硅衬底500中位于所述第一和第二阱下方的第二导电类型的第三阱510，其中第一阱590A将第一掺杂区520与第二阱590B隔离并且第二阱590B和第三阱510一起将第一阱590A与硅衬底500隔离。第一掺杂区520和栅极结构580均电连接到阳极550，第二掺杂区530电连接到阴极560。由此，从阳极550、第一掺杂区520、第一阱590A、第二阱590B、第三掺杂区540、第二掺杂区530以及阴极560形成晶闸管导通回路，见图中线C所示；而从阳极550到阴极560形成如图中线A、B、D所示的二极管导通回路。
图5所示的半导体器件与图4所示的半导体器件的区别仅在于：第三掺杂区540在硅衬底500表面上的第一垂直投影落入第二掺杂区530在硅衬底500表面上的第二垂直投影中，第一垂直投影的面积小于所述第二垂直投影的面积。
尽管在图5中示出了第三掺杂区540的底部的一部分与第一阱590A接触，第三掺杂区540的底部的剩余部分与第二阱590B接触，但是本发明不限于此，例如，第三掺杂区540的底部也可以全部与第二阱590B接触(未示出)或者第三掺杂区540完全被包含在第二阱590B中，使得第一阱590A与第三掺杂区540隔离。换而言之，只要第二阱590B与第三掺杂区540的底部的至少一部分接触，即可同时形成二极管回路和晶闸管回路。
此外，尽管在上文中参照图2-5描述的示例性实施例中，第一掺杂区与第二掺杂区之间都采用了栅极隔离作为隔离结构，但是应当理解，第一掺杂区与第二掺杂区之间的隔离也可以采用如第一示例性实施例中所描述的浅沟槽隔离、二氧化硅隔离、或者场氧化隔离等等。
本发明还涉及一种包括至少一个如上述实施例中所述的半导体器件的电路组件。例如，一个所述半导体器件或多个所述半导体器件形成的串连连接可以与其它等效电阻、晶闸管、二极管、MOS晶体管、三极管串联或并联连接，以形成适应不同需求的电路组件。
此外，本发明还涉及一种包括至少一个如上述实施例中所述的半导体器件的集成电路。
尽管已经参照上述示例性实施例中的每一个描述了本发明，但是本发明不仅仅限于上述示例性实施例中的每一个的结构和功能，本发明的范围由所附权利要求书限定。关于本发明的结构和细节，可以应用本领域技术人员想到的各种变化和修改。此外，本发明也包括适当地组合上述示例性实施例中每一个的一部分或整体部分而获得的结构。
Claims (14)
1.一种半导体器件，包括：
硅衬底；
位于所述硅衬底中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区；
隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；
在所述硅衬底中位于所述第一、第二和第三掺杂区下方的第二导电类型的阱；以及
毗邻所述第二掺杂区位于其下方的第一导电类型的第三掺杂区，
其中所述第三掺杂区在所述硅衬底表面上的第一垂直投影落入所述第二掺杂区在所述硅衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于所述第二垂直投影的面积；并且
所述阱与所述第二掺杂区的底部的一部分以及所述第三掺杂区的底部的至少一部分接触。
2.根据权利要求1所述的半导体器件，其中所述第二垂直投影落入所述阱在所述硅衬底表面上的第三垂直投影中。
3.根据权利要求1所述的半导体器件，其中所述第一和第二垂直投影均部分地落入所述阱在所述硅衬底表面上的第三垂直投影中。
4.一种半导体器件，包括：
硅衬底；
位于所述硅衬底中的第一导电类型的第一掺杂区和第二导电类型的第二掺杂区；
隔离结构，其用于隔离所述第一掺杂区和所述第二掺杂区；
毗邻所述第二掺杂区位于其下方的第一导电类型的第三掺杂区；
在所述硅衬底中位于所述第一、第二和第三掺杂区下方的并排的第一导电类型的第一阱和第二导电类型的第二阱；以及
在所述硅衬底中位于所述第一和第二阱下方的第二导电类型的第三阱，
其中所述第一阱将所述第一掺杂区与所述第二阱隔离并且所述第二阱和所述第三阱一起将所述第一阱与所述硅衬底隔离，并且
其中所述第三掺杂区在所述硅衬底表面上的第一垂直投影落入所述第二掺杂区在所述硅衬底表面上的第二垂直投影中，所述第一垂直投影的面积小于或等于所述第二垂直投影的面积，并且所述第二阱与所述第三掺杂区的底部的至少一部分接触。
5.根据权利要求4所述的半导体器件，其中所述第一垂直投影的面积等于所述第二垂直投影的面积，并且所述第二阱与所述第三掺杂区的底部的一部分接触。
6.根据权利要求4所述的半导体器件，其中所述第一垂直投影的面积小于所述第二垂直投影的面积，并且所述第二阱与所述第三掺杂区的底部的一部分以及所述第二掺杂区的底部的一部分接触。
7.根据权利要求1-6中任一项所述的半导体器件，其中所述隔离结构是浅沟槽隔离结构、二氧化硅隔离结构、或者场氧化隔离结构。
8.根据权利要求7所述的半导体器件，其中，所述第一导电类型为p型，所述第二导电类型为n型，所述硅衬底具有所述第一导电类型。
9.根据权利要求8所述的半导体器件，其中，所述第三掺杂区是重掺杂的。
10.根据权利要求1-6中任一项所述的半导体器件，其中所述隔离结构包括在所述第一掺杂区与第二掺杂区之间形成于所述硅衬底表面上的栅极结构，所述半导体器件还包括阳极和阴极，所述栅极结构与所述第一掺杂区电连接到所述阳极，并且所述第二掺杂区电连接到所述阴极。
11.根据权利要求10所述的半导体器件，其中，所述第一导电类型为p型，所述第二导电类型为n型，所述硅衬底具有所述第一导电类型。
12.根据权利要求11所述的半导体器件，其中，所述第三掺杂区是重掺杂的。
13.一种电路组件，包含一个或多个根据权利要求1-13中任一项所述的半导体器件。
14.一种集成电路，包含一个或多个根据权利要求1-13中任一项所述的半导体器件。
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