JP4006398B2 - 静電放電保護デバイスを有する集積回路 - Google Patents
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Description
前記基板の内部にある、第2のドーパントの型の第1のドープされた領域と、
前記第1のドープされた領域の上にある第2のドープされた領域と、
前記第2のドープされた領域の上にある第3のドープされた領域と、
前記第3のドープされた領域の縁部を画定する縁構造と、
前記第2のドープされた領域を前記基板から隔離する第4の構造とを備える半導体デバイス。
(2)前記第4の構造が、前記第2のドーパントの型のドープされた領域である、上記(1)に記載の半導体デバイス。
(3)前記第4の構造が、絶縁物である、上記(1)に記載の半導体デバイス。
(4)前記第4の構造が、絶縁された側壁である、上記(3)に記載の半導体デバイス。
(5)前記縁構造が、浅いトレンチ分離である、上記(1)に記載の半導体デバイス。
(6)前記縁構造が、ポリシリコン・ゲート構造である、上記(1)に記載の半導体デバイス。
(7)前記第4の構造が、トレンチ分離(TI)である、上記(3)に記載の半導体デバイス。
(8)前記第4の構造が、深いトレンチ分離(DTI)である、上記(3)に記載の半導体デバイス。
(9)複数のデバイスを備える半導体であって、前記デバイスのそれぞれが、
第1のドーパントの型の基板と、
前記基板の内部にある、第2のドーパントの型の第1のドープされた領域と、
前記第1のドープされた領域の上にある第2のドープされた領域と、
前記第2のドープされた領域の上にある第3のドープされた領域と、
前記第3のドープされた領域の縁部を画定する縁構造と、
前記第2のドープされた領域を前記基板から隔離する第4の構造とを有する半導体。
(10)前記複数のデバイスのうちの第1のデバイスが、前記複数のデバイスのうちの第2のデバイスに直列に結合されている、上記(9)に記載の半導体。
(11)前記複数のデバイスのうちの前記第2のデバイスの縁構造が、基準制御回路に結合されている、上記(10)に記載の半導体。
(12)前記基準制御回路が、前記縁構造へのバイアス印加を制御する、上記(11)に記載の半導体。
(13)前記第1のドープされた領域が、前記第1のドープされた領域へのバイアス印加を制御する基準制御回路に接続される、上記(11)に記載の半導体。
(14)前記デバイスの各々の前記第4の構造が、前記第2のドーパントの型のドープされた領域である、上記(12)に記載の半導体。
(15)前記デバイスの各々の前記第4の構造が、絶縁物である、上記(12)に記載の半導体。
(16)前記デバイスの各々の前記第4の構造が、絶縁された側壁である、上記(15)に記載の半導体。
(17)前記デバイスのうちの1つの前記縁構造の1つが、ポリシリコン・ゲートである、上記(12)に記載の半導体。
(18)前記デバイスのうちの1つの前記第4の構造の1つが、トレンチ分離(TI)である、上記(12)に記載の半導体。
(19)互いに直列に結合された複数のトリプル・ウェル・ダイオードを備える回路であって、前記ダイオードの各々が共有のnドープ領域を有するものである回路。
(20)さらに、
前記共有のnドープ領域へのバイアス印加を制御するように、前記共有のnドープ領域に結合された制御デバイスを備える、上記(19)に記載の回路。
3、3A、3B、103A nウェル領域(nドープ領域、陰極)
8、108、108A n−バンド構造
5、105、105A pドープ領域(陽極)
6、106 p−ドープ領域
10 基板
103、103A、103B、トレンチ分離構造(TI)
113、113A、133、133B 深いトレンチ分離構造(DTI)
164、1816、1818、1900 制御回路(VREF)
Claims (9)
- 静電放電保護デバイスを有する集積回路であって、
pドープ基板に互いに隣接して設けられた第1静電放電(ESD)保護デバイス及び第2ESD保護デバイスを備え、
前記第1ESD保護デバイスは、
前記pドープ基板に埋設された第1nドープ領域と、
該第1nドープ領域上に設けられた第1pドープ領域と、
該第1pドープ領域を囲むように且つ該第1pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第1nドープ領域にまで延びる第2nドープ領域と、
前記第1pドープ領域の上部のうちの一部に設けられた第2pドープ領域と、
前記第1pドープ領域の前記上部に設けられ且つ前記第2pドープ領域を囲む第1絶縁物領域と有し、
前記第2ESD保護デバイスは、
前記pドープ基板に埋設された第3nドープ領域と、
該第3nドープ領域上に設けられた第3pドープ領域と、
該第3pドープ領域を囲むように且つ該第3pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第3nドープ領域にまで延びる第4nドープ領域と、
前記第3pドープ領域の上部のうちの一部に設けられた第4pドープ領域と、
前記第3pドープ領域の前記上部に設けられ且つ前記第4pドープ領域を囲む第2絶縁物領域と有し、
前記集積回路の入力パッドが、前記第1ESD保護デバイスのうち陽極領域である前記第2pドープ領域に接続され、
前記第1ESD保護デバイスのうち陰極領域である前記第2nドープ領域が、前記第2ESD保護デバイスのうち陽極領域である前記第4pドープ領域に接続され、
前記第2ESD保護デバイスのうち陰極領域である前記第4nドープ領域が、前記集積回路の電源に接続されていることを特徴とする集積回路。 - 前記pドープ基板は、シリコンであることを特徴とする請求項1に記載の集積回路。
- 前記第1ESD保護デバイス及び前記第2ESD保護デバイスのそれぞれを囲んで浅いトレンチ分離領域が設けられていることを特徴とする請求項1に記載の集積回路。
- 静電放電保護デバイスを有する集積回路であって、
pドープ基板に互いに隣接して設けられた第1静電放電(ESD)保護デバイス及び第2ESD保護デバイスを備え、
前記第1ESD保護デバイスは、
前記pドープ基板に埋設された第1nドープ領域と、
該第1nドープ領域上に設けられた第1pドープ領域と、
該第1pドープ領域を囲むように且つ該第1pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第1nドープ領域にまで延びる第2nドープ領域と、
前記第1pドープ領域の上部のうちの一部に設けられた第2pドープ領域と、
前記第1pドープ領域の上記上部に上記第2pドープ領域から離れて設けられた第5nドープ領域と、
前記第1pドープ領域の上記上部に上記第2pドープ領域及び上記第5nドープ領域から離れて設けられた第6nドープ領域と、
前記第1pドープ領域の前記上部に設けられ且つ前記第2pドープ領域、前記第5nドープ領域及び前記第6nドープ領域を囲む第1絶縁物領域と有し、
前記第2ESD保護デバイスは、
前記pドープ基板に埋設された第3nドープ領域と、
該第3nドープ領域上に設けられた第3pドープ領域と、
該第3pドープ領域を囲むように且つ該第3pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第3nドープ領域にまで延びる第4nドープ領域と、
前記第3pドープ領域の上部のうちの一部に設けられた第4pドープ領域と、
前記第3pドープ領域の上記上部に上記第4pドープ領域から離れて設けられた第7nドープ領域と、
前記第3pドープ領域の上記上部に上記第4pドープ領域及び上記第7nドープ領域から離れて設けられた第8nドープ領域と、
前記第3pドープ領域の前記上部に設けられ且つ前記第4pドープ領域、前記第7nドープ領域及び前記第8nドープ領域を囲む第2絶縁物領域と有し、
前記第1ESD保護デバイスの前記第2nドープ領域及び前記第2ESD保護デバイスの前記第4nドープ領域の互いに隣接する部分は一体化された1つのnドープ領域にされており、
前記集積回路の入力パッドが、前記第1ESD保護デバイスのうち陽極領域である前記第2pドープ領域に接続され、
前記第1ESD保護デバイスのうち陰極領域である前記第5nドープ領域及び前記第6nドープ領域が、前記第2ESD保護デバイスのうち陽極領域である前記第4pドープ領域に接続され、
前記第2ESD保護デバイスのうち陰極領域である前記第7nドープ領域及び前記第8nドープ領域が、前記集積回路の電源に接続されていることを特徴とする集積回路。 - 前記pドープ基板は、シリコンであることを特徴とする請求項4に記載の集積回路。
- 前記第1ESD保護デバイス及び前記第2ESD保護デバイスを囲んで浅いトレンチ分離領域が設けられていることを特徴とする請求項4に記載の集積回路。
- 静電放電保護デバイスを有する集積回路であって、
pドープ基板に互いに隣接して設けられた第1静電放電(ESD)保護デバイス、第2ESD保護デバイス及び第3ESD保護デバイスを備え、
前記第1ESD保護デバイスは、
前記pドープ基板に埋設された第1nドープ領域と、
該第1nドープ領域上に設けられた第1pドープ領域と、
該第1pドープ領域を囲むように且つ該第1pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第1nドープ領域にまで延びる第2nドープ領域と、
前記第1pドープ領域の上部のうちの一部に設けられた第2pドープ領域と、
前記第1pドープ領域の前記上部に設けられ且つ前記第2pドープ領域を囲む第1絶縁物領域と有し、
前記第2ESD保護デバイスは、
前記pドープ基板に埋設された第3nドープ領域と、
該第3nドープ領域上に設けられた第3pドープ領域と、
該第3pドープ領域を囲むように且つ該第3pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第3nドープ領域にまで延びる第4nドープ領域と、
前記第3pドープ領域の上部のうちの一部に設けられた第4pドープ領域と、
前記第3pドープ領域の上記上部に上記第4pドープ領域から離れて設けられた第5nドープ領域と、
前記第3pドープ領域の上記上部に上記第4pドープ領域及び上記第5nドープ領域から離れて設けられた第6nドープ領域と、
前記第3pドープ領域の前記上部に設けられ且つ前記第4pドープ領域、前記第5nドープ領域及び前記第6nドープ領域を囲む第2絶縁物領域と有し、
前記第3ESD保護デバイスは、
前記pドープ基板に埋設された第7nドープ領域と、
該第7nドープ領域上に設けられた第5pドープ領域と、
該第5pドープ領域を囲むように且つ該第5pドープ領域とpn接合を形成するように前記pドープ基板の表面から前記第7nドープ領域にまで延びる第8nドープ領域と、
前記第5pドープ領域の上部のうちの一部に設けられた第6pドープ領域と、
前記第5pドープ領域の上記上部に上記第6pドープ領域から離れて設けられた第9nドープ領域と、
前記第5pドープ領域の上記上部に上記第6pドープ領域及び上記第9nドープ領域から離れて設けられた第10nドープ領域と、
前記第5pドープ領域の前記上部に設けられ且つ前記第6pドープ領域、前記第9nドープ領域及び前記第10nドープ領域を囲む第3絶縁物領域と有し、
前記第2ESD保護デバイスの前記第4nドープ領域及び前記第3ESD保護デバイスの前記第8nドープ領域の互いに隣接する部分は一体化された1つのnドープ領域にされており、
前記集積回路の入力パッドが、前記第1ESD保護デバイスのうち陽極領域である前記第2pドープ領域に接続され、
前記第1ESD保護デバイスのうち陰極領域である前記第2nドープ領域が、前記第2ESD保護デバイスのうち陽極領域である前記第4pドープ領域に接続され、
前記第2ESD保護デバイスのうち陰極領域である前記第6nドープ領域が、前記第3ESD保護デバイスのうち陽極領域である前記第6pドープ領域に接続され、
前記第3ESD保護デバイスのうち陰極領域である前記第10nドープ領域が、前記集積回路の電源に接続されていることを特徴とする集積回路。 - 前記pドープ基板は、シリコンであることを特徴とする請求項7に記載の集積回路。
- 前記第1ESD保護デバイスと、前記第2ESD保護デバイス及び前記第3ESD保護デバイスとのそれぞれを囲んで浅いトレンチ分離領域が設けられていることを特徴とする請求項7に記載の集積回路。
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