JP2004221569A - トリプル・ウェル半導体デバイスの静電放電保護回路 - Google Patents

Abstract

【課題】単独か直列構成かいずれかでトリプル・ウェル半導体デバイスを使用する静電放電保護回路を提供する。
【解決手段】半導体デバイスは、好ましくはダイオード接合型構成である。半導体デバイスを直列構成で使用するとき、制御回路を使用してバイアス印加を制御することができる。領域３および３Ａは、ｎドープされ、ｎドープ領域８まで下方に延びて、ｐ−ドープ領域６を基板領域１０から分離するようにリングを形成する。領域３および３Ａは、領域６の分離をもたらす他の寸法の絶縁を有することができる。その上、領域３および３Ａは、単一の打込み、または異なるエネルギーまたはドーズ量の複数の打込みを使用して形成することができる。領域６は、基板１０からの分離を可能にするように、ｐドープされる。この実施形態では、ｐ−ｎダイオードの金属学的接合は、ｐ−領域６が領域３、領域３Ａおよび領域８に境を接するところに形成される。
【選択図】図１

Description

本発明は、一般的に、静電放電（ＥＳＤ）保護回路に関し、より詳細には、集積回路中に存在するトリプル・ウェル半導体デバイスを使用するＥＳＤ保護回路に関する。

電子部品が集積回路の内部構造と共にますます小さくなるにつれて、電子部品を完全に壊すか、さもなければ害することはより簡単になっている。特に、多くの集積回路は、静電気の放電によって損傷を非常に受けやすい。静電放電（ＥＳＤ）は、直接接触によって引き起こされるか、または静電界によって誘起される、異なる静電位（電圧）にあるボディ間の静電荷の移動である。静電気の放電、すなわちＥＳＤは、電子産業にとって重要な問題になっている。デバイスの故障は、必ずしも直ぐに壊滅的ではない。多くの場合、デバイスはほんの少し弱くなるだけであるが、通常の動作ストレスに耐える能力が弱くなり、したがって、信頼性の問題をもたらすかもしれない。したがって、様々な部品を保護するために、様々なＥＳＤ保護回路をデバイスに含めなければならない。そのようなＥＳＤ保護回路の設計中には、多様な考察が考慮される。

システム・オン・チップ（ＳＯＣ）、先進のＣＭＯＳおよび高水準集積化を用いて、様々な回路機能およびシステム機能が共通のチップ基板に集積化される。産業界は、１つの回路で生じる雑音が他の回路に影響を与えないようにするために、相当な努力を費やした。産業界はこの雑音の分離の実現をうながすためトリプル・ウェル技術を使用してきた。残念なことに、トリプル・ウェル技術の導入にともなって、ＥＳＤ回路に関して、いくつかの問題に対処しなければならない。

ＣＭＯＳ技術では、従来、シングル・ウェル分離またはダブル・ウェル分離が実現された。シングル・ウェル技術では、ｐ型基板にｎウェルが配置された。デュアル・ウェル技術でも同様に、ｐウェルはｐ型基板に配置された。シングル・ウェルとダブル・ウェルの両方で、ＥＳＤ保護回路は同じであった。その理由は、シングル・ウェルからダブル・ウェルへの移行で、ＭＯＳＦＥＴをベースにしたＥＳＤ保護回路か、またはダイオードをベースにしたＥＳＤ保護回路かどちらかに必要とされる電気接続が変わらなかったからである。第１の問題は、シングル・ウェル技術またはダブル・ウェル技術からトリプル・ウェル技術への移行に起因する。トリプル・ウェル技術では、基板からｐウェルとｎウェルの両方を電気的に分離する領域が必要である。

電圧の混在した用途が使用されるとき、別の問題が生じる。電圧の混在した用途は、周辺電源電圧が固有のコア電圧電源と異なる場合か、または入力パッド電圧が固有のコア電圧電源を超える場合である。電圧の混在した用途では、印加電圧の条件より下でオンしない特別なＥＳＤ回路が必要である。トリプル・ウェル技術では、このＥＳＤ回路が問題である。というのは、機能状況にある間ずっと偶然にオンすることが無い状態で、構造をバイアスすることができなければならないからである。電圧の混在した環境でのＥＳＤ回路には、ＭＯＳＦＥＴトランジスタの電気的超過ストレスのために、ＭＯＳＦＥＴ構造を使用することができないかもしれない。ＭＯＳＦＥＴの電気的超過ストレスは、誘電体超過ストレスによる固有の電源条件より上で発生する。

したがって、上で指摘した問題を克服するトリプル・ウェル技術のＥＳＤ回路を所有することは紛れもなく有利なことである。本発明は、そのようなＥＳＤ回路を提供する。

単独か直列構成かどちらかでトリプル・ウェル半導体デバイスを使用する静電放電保護回路。半導体デバイスは、好ましくは、ダイオード接合型構成である。

一態様では、本発明は、また、トリプル・ウェル・デバイスが直列型構成であるときに、そのトリプル・ウェル・デバイスを制御する制御回路を含む。

前述および他の目的、態様、および有利点は、図面に関連した、本発明の好ましい実施形態についての以下の詳細な説明から、より適切に理解されるであろう。

本明細書では、様々な領域を特定の型（すなわち、ＮまたはＰ）でドープされているものとして参照する。この特定の型は極性ではなくドーピングの型を意味し、このドーピングの型はＮ、Ｎ＋、Ｎ−、Ｐ、Ｐ＋、またはＰ−であることができることを理解されたい。

ここで図面を参照して、特に図１を参照すると、本発明の好ましい実施形態の教示に従ったトリプル・ウェルＥＳＤ構造を表す断面図を示す。もっと具体的に言えば、ＥＳＤ構造は、ｎドープ領域３および３Ａを画定する絶縁物領域２、ｐドープ領域５、ｐ−ドープ領域６、ｎドープ領域８を画定する絶縁物領域４、およびコンタクト１２および１４を含む。領域２および４は、たとえば、浅いトレンチ分離（ＳＴＩ）領域であることができる。

好ましい実施形態では、領域３および３Ａは、ｎドープされ、ｎドープ領域８まで下方に延びて、ｐ−ドープ領域６を基板領域１０から分離するようにリングを形成する。領域３および３Ａは、たとえば、ｎウェル打込み、リーチ・スルー打込み、またはドーパントが絶縁領域２の下方に延びｎドープ領域８とつながることができるようにする任意の他の知られているドーピング・プロセスであることができる。図示しないが、領域３および３Ａは、領域６の分離をもたらす他の寸法の絶縁を有することができる。その上、領域３および３Ａは、単一の打込み、または異なるエネルギーまたはドーズ量の複数の打込みを使用して形成することができる。

領域６は、基板１０からの分離を可能にするように、ｐドープされる。この実施形態では、ｐ−ｎダイオードの金属学的接合は、ｐ−領域６が領域３、領域３Ａおよび領域８に境を接するところに形成される。本実施形態のこの金属学的接合によって、ＥＳＤ保護に応用するためのダイオードが形成される。

ｐ−ｎダイオードの陽極構造は、領域５および６を使用して形成され、この領域５は一般に領域６に比べてより高いドーピング濃度を有するので、領域５が電気接続用のコンタクト１２を形成する。陽極領域は、ＥＳＤ保護を実現する回路の入力パッドに電気的に接続することができる。

ｐ−ｎダイオードの陰極構造は、領域３、３Ａおよび領域８から形成される。陰極への電気接続は、電気接続１４によって行われる。陰極構造を電気接続１４でＶＤＤ電源に接続して、ＶＤＤ電源へのＥＳＤ放電電流の流れを実現することができる。領域３、３Ａおよび領域８と基板１０の間に形成される金属学的接合は、また、ＥＳＤ保護に使用することができる第２のｐ−ｎ接合を形成する。領域３、３Ａおよび８を電気接続１４を介して入力パッドに接続し、かつチップの基板領域１０を接地することで、負の電気放電に対してＥＳＤダイオードを確立することができる。

ここで図２を参照すると、本発明の教示に従ったトリプル・ウェル・ダイオードの第２の好ましい実施形態の断面図を示す。図２は構造が図１と同様であり、複数のアノード構造の追加が陰極内に配置されている。もっと具体的に言えば、図２は、追加のＰ＋陽極領域５Ａ、ｐ−陽極領域６Ａ、ｎ＋／ｎ−ウェル領域３Ｂ、および下方のｎバンド８Ａを含むように修正された図１のダイオードを表す。この構造の有利点は、３、３Ａおよび３Ｂの局部的な配置によって、抵抗性領域８および８Ａを避ける低抵抗陰極構造を可能にすることである。

領域８および８Ａは、１つの連続したｎ−バンド（図示しない）であるか、またはｎ＋／ｎ−ウェル領域３、３Ａ、および３Ｂで接続された複数の領域であることができる。その上、この実施は、共通の陽極領域に含まれた複数の陽極構造に向いている。この実施形態では、陰極と基板の間の領域も基板１０に放電するＥＳＤ用のダイオードとして作用することができる。さらに、ｐ＋／ｐ−エミッタ、ｎ−バンドのベース、およびｐ−基板のコレクタで形成される垂直方向のｐｎｐが、基板への電気放電において役割を果たすことができる。

ここで図３を参照して、本発明の他の好ましい実施形態の教示に従ったトリプル・ウェル・ダイオードを表す断面図を示す。この実施形態で、ｎ＋領域１６および１６Ａは、領域５に隣接した分離領域で画定される。電気接続１８および１８Ａは、領域１６および１６Ａに接続される。電気接続１８および１８Ａが、ウェルおよびｎ−バンド領域の電気接続１４と同一であることがある。この場合、ｐ−領域６とｎ＋領域１６および１６Ａの間に形成されるｐ−ｎ接合は、領域６と領域３、３Ａ、および８の間に形成されるｐ−ｎ接合に対して平行な横方向電流経路を実現する。この実施形態では、この構造のキャパシタンスはより大きいが、領域６から領域１６および１６ＡへのＥＳＤ電流の横方向放電が可能になる。

他の回路構成では、電気接続１８および１８Ａは、第２の電源ＶＤＤ２に接続することができる。このやり方で、ＥＳＤ回路は、入力パッドから第１および第２の電源への放電回路を有する単一入力から電気的に接続することができる。

さらに他の回路構成では、電気接続１８および１８Ａは入力ノードに接続することができ、電気接続１２は接地電位に接続することができる。電気接続１２は、基板領域１０の同じ電位であるか、または第２の接地電位であることができる。この構成で、トリプル・ウェル構造を使用して、負のＥＳＤパルスに対する電気放電を共通入力パッド接続から複数の接地レールに行うことができる。

その上、図３で表されるダイオード構造は、ｎｐｎバイポーラＥＳＤ構造として使用することができ、このｎｐｎバイポーラＥＳＤ構造では、領域１６および１６Ａがエミッタであり、ｐ−領域６がベース領域であり、そしてｎ−ウェル／ｎ−バンド構造８がコレクタ構造として作用することができる。この実施のエミッタおよびコレクタは、逆にすることもできる。というのは、領域１６および１６Ａはコレクタとして作用することができ、また領域８はエミッタとして作用することができるからである。

図３に表す構成において、ｎウェル／ｎバンド領域３、３Ａおよび８をより高い電圧の電源に設置して、オーバシュートおよびアンダーシュート動作中に、これらの領域に電流が流れないようにすることができる。また、ｎ領域１６および１６Ａをより高い電源電圧に接続するようにすることもできる。このやり方で、望ましくない雑音の注入は、雑音注入が無いように保たれるべきである電源レールに雑音注入が入ることができないようにする電極に集めることができる。

図３の構造的な配置は、複数のｐ領域５を含むように修正されるかもしれないし、ｎ−領域１６および１６Ａは領域６の中に含められるかもしれない。このやり方で、多指（multi-finger）構造を形成して、領域３、３Ａおよび８の中に全構造の分離を可能にすることができる。

ここで図４を参照すると、本発明の教示に従った図１のトリプル・ウェル・ダイオード要素で形成されたトリプル・ウェル混在電圧インタフェースＥＳＤ構造の他の実施形態を表す断面図を示す。この実施形態では、各トリプル・ウェル・ダイオード構造は、空間的に隔てられかつ基板領域１０中の隣り合う構造から独立したウェル／ｎ−バンド領域を有する。電圧混在の用途では、入力信号が製品チップの固有電源電圧より上であるとき、入力信号が特定のＥＳＤダイオード構造を順方向にバイアスすることができるように、ＥＳＤ構造を設計しなければならない。図１、図２、および図３で議論したようなダイオード構造を直列に接続して、第１の構造の陽極が入力パッドに接続され、かつその陰極が第２の構造の陽極構造に接続されるように、限りなく、複数のトリプル・ウェル・ダイオード要素構造を形成することで、トリプル・ウェル・ダイオード要素構造の順方向バイアスを回避することができる。このやり方で、一連のダイオード構造は、入力電圧がその一連の要素のターン・オン電圧に固有の電源電圧を加えたものを超えるまで、ダイオードを順方向バイアスにさせないように接続することができる。

たとえば、図１に示すようなダイオード構造を使用して、一連の要素を直列構成にすることができる。この場合、入力パッドは電気接続１２に接続され、その出力は第１のトリプル・ウェル・ダイオード要素の接続１４である。第１のトリプル・ウェル要素の陰極電気接続１４は、第２のトリプル・ウェル要素の陽極要素１２Ａに接続される。これによって、複数の要素が形成され、この複数の要素はすべて同じ基板領域１０の中に含まれている。最後のトリプル・ウェル・ダイオード要素１４Ａは、電源（たとえば、ＶＤＤ）に接続される。このやり方で、ｎウェルおよびバンド領域で形成された分離構造は、トリプル・ウェル混在電圧ＥＳＤ回路内に含まれた陰極として作用するような実利を有する。

ここで図５を参照すると、本発明の教示に従った図３のトリプル・ウェル・ダイオード要素で形成されたインタフェースＥＳＤ構造を表す断面図を示す。図３のダイオード構造を使用して、複数のダイオード要素を直列構成にすることができ、この構成では、再び、各ｎウェル／ｎ−バンド領域８は分離されており、隣り合う要素に境を接していない。この場合、入力パッドは電気接続１２に接続され、その出力は第１のトリプル・ウェル・ダイオード要素の接続１８および１８Ａである。そして、１８および１８Ａの出力は、第２のトリプル・ウェル・ダイオード要素の陽極１２Ａに接続される。このやり方で、電気接続１４は、入力電圧よりも高い電圧を有する高電圧電源に接続することができる。この構成で、ｎウェル／ｎ−バンド構造８は、直列に接続された複数のトリプル・ウェル・ダイオード要素を通してではなくて、第２の電源に直接に放電する手段として作用する。各トリプル・ウェル・ダイオード構造は、独立した電源または複数の電源への独立した電気接続を持つことができる。複数のトリプル・ウェル・ダイオード構造の場合には、独立したｎ−ウェル／ｎ−バンド領域は、数珠つなぎになった最後のトリプル・ウェル・ダイオード要素の電源接続とは違った異なる電源に接続することができる。この実施の有利点は、電気放電電流が複数の電源に流れることができ、雑音が異なる電源に分散されることである。

他の電気接続では、電極１４を接続１８および１８Ａに接続することができ、１４Ａを１８Ｂおよび１８Ｃに接続することができて、ＥＳＤ回路を通った並列放電経路が可能になる。このやり方で、陽極から流れる電流は、両方の金属学的接合に放電される。この接続の有利点は、すべてのＥＳＤ電流が構造を通って流れることである。

ここで図６を参照すると、本発明の教示に従って、ｎウェル／ｎ−バンド領域が単一領域として併合された混在電圧インタフェース・トリプル・ウェルＥＳＤ回路を表す断面図を示す。この実施形態では、入力は、陽極領域として作用する電気接続１２に接続することができる。陰極は電気接続１８および１８Ａに接続され、これらの電気接続１８および１８Ａは第２段の第２の陽極１２Ａに接続される。第２段のダイオードの陰極は１８Ｂおよび１８Ｃであり、この１８Ｂおよび１８Ｃは電源に接続される。ｎ−ウェルおよびｎ−バンド領域から成る分離領域１４は、電源ＶＤＤに直接接続することができない。それは、電流が電源から１ダイオード電圧であるからである。これによって、混在電圧条件に先立ってダイオードがオンするようになる。トリプル・ダイオードの連続した段を併合することの有利点は、バンド間分離の規則を無くすることによる密度の有利さである。したがって、より密度の高い設計は、連続した段を併合することで構成することができる。

ここで図７を参照すると、本発明の教示に従って、別個の第１のダイオード段の後に連続したダイオード段すべての併合が続く混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を表す断面図を示す。図６の実施形態の不都合は、ｎ−ウェル／ｎ−バンド領域をＥＳＤ放電に使用することが無くなり、ＶＤＤ電源のために横方向放電電流経路だけが形成されることである。その結果として、併合された分離バンド・ダイオード領域から独立した第１のトリプル・ウェル・ダイオード段への放電を可能にする構造は、第１段のＥＳＤの有利さとすべて連続した段の密度の有利さの両方を有している。さらに、複数の独立した回路の場合、トリプル・ウェル・ダイオード構造の連続した段は、ＥＳＤおよび密度の有利さのために回路全体にわたって共有することができる。実験結果で、連続したダイオード段を共有することで、４倍の面積節約および３倍のＥＳＤの改善が明らかになった。したがって、図１、２および３に示すようなダイオード構造を、図６に示すように、入力パッドに接続された陽極を有し、かつ併合されたトリプル・ウェル・ダイオード分離領域の陽極に接続された陰極を有する第１のトリプル・ウェル・ダイオード段として使用して、ＥＳＤと密度の有利さを有する新しい実施形態が確立される。入力は電極２２に接続する。第１段の陰極は、第２段の陽極に接続された電気接続２３である。第２段の陰極２４は第３段の陽極に接続される。第３段の陰極２５は追加の段または電源電圧に接続される。ｎウェル／ｎ−バンド領域２６は、同じ電源、基準電圧または独立した電源に接続される。

ここで図８を参照すると、本発明の教示に従った図１のトリプル・ウェル・ダイオード構造の回路の実施を表す回路図を示す。もっと具体的に言えば、図１で述べたような２つのトリプル・ウェル・ダイオード構造３０および３２を示す。この実施形態では、陽極はｐ領域５であり、陰極は、ｎ−バンド／ｎウェル領域８または他のｎ−ドープ領域３／３Ａである。第１のトリプル・ウェルＥＳＤダイオード構造３０は、入力パッド３１に接続されたｐ／ｐ＋陽極５、および電源ＶＤＤに接続された陰極３／３Ａを有する。第２のトリプル・ウェルＥＳＤダイオード構造３２は、入力パッド３１に接続される。この場合、ｎ−バンド／ｎ−ウェル構造８は、入力パッド３１に接続することができ、基板は第２の電極である。第２の向きでは、入力パッド３１をｎ−バンド／ｎ−ウェル構造８に接続し、ｐ＋陽極領域を接地する。このようにして、負のアンダーシュートまたは負のパルスに対して、ＥＳＤ電流が流れる。

ここで図９を参照すると、本発明の教示に従った図３のトリプル・ウェル構造を使用する静電放電回路を表す回路図を示す。この場合、２つのトリプル・ウェルＥＳＤ構造９０および９２が使用される。第１のトリプル・ウェルＥＳＤダイオード構造９０は、入力パッド３１に接続されたｐ＋陽極５および第１の陰極および第２の陰極を有し、第１の陰極はｎ−バンド／ｎ−ウェル陰極構造８であり、第２の陰極は図３に示すようなｎ＋打込み３である。このやり方で、第１および第２の陰極は、同じ電源または異なる電源に接続することができる。第２のトリプル・ウェルＥＳＤダイオード構造９２は、入力パッド３１に接続される。この場合、ｎ−バンド／ｎ−ウェル構造８は、入力パッド３１に接続することができ、基板１０は第２の電極である。

入力パッド３１がｎ−バンド／ｎ−ウェル構造８に接続され、かつｐ＋陽極領域５が接地される異なる向きを構成することができる。この向きでは、負のアンダーシュートおよび負のパルスに対して、ＥＳＤ電流が流れる。その上、図３の構造を使用して、ｎ＋拡散３を入力パッド３１に接続することができ、分離されたｐ−領域６を基板１０または第２の接地電極に接続することができる。この構成において、第１および第２のｎ−領域は、負のＥＳＤパルス事象に対してＥＳＤ保護を実現することができる。さらに、ｎ＋領域はｎｐｎバイポーラ要素として作用することができ、ｎ＋領域はエミッタであり、ｎ−バンド／ｎ−ウェル領域８はコレクタとして作用する。

トリプル・ウェルの他の実施形態

ｎ打込み（たとえば、３および３ａ）を使用してリングを形成するほかに、トレンチ分離（約２．５ミクロン）（ＴＩ）および深いトレンチ分離（約５ミクロン以上）（ＤＴＩ）のような分離構造も同様に使用することができる。以下で述べるようにそのような分離構造を使用することで、ダイオード構造の密度の改善が実現され、全体的なキャパシタンスが減少し、さらにラッチアップ保護が実現される。

ここで図１０を参照すると、本発明の好ましい実施形態の教示に従った他のトリプル・ウェルＥＳＤ構造を表す断面図を示す。もっと具体的に言えば、ＥＳＤ構造は、トレンチ分離（ＴＩ）領域１０３および１０３Ａを画定する絶縁物領域１０２、ｐドープ領域１０５、ｐ−ドープ領域１０６、ｎドープ領域１０８、コンタクト１０１２および１０１４を画定する絶縁物領域１０４、およびｎ＋／ｎ−ドープ領域１０１６を含む。領域１０２および１０４は、たとえば、浅いトレンチ分離（ＳＴＩ）領域であることがある。

好ましい実施形態では、ＴＩ領域３および３Ａ、およびｎ＋／ｎ−ドープ領域１０１６は、下方にｎドープ領域１０８まで延び、領域１０８の中にあるか（図示のように）、または１０８の側面に境を接するか（図示しない）いずれかである。もしくは、追加のｎ＋／ｎ−ドープ領域をｐドープ領域１０５の他方の側に追加することができる（図示しない）。さらに、ＴＩ領域１０３か１０３Ａのいずれか一方は、１０３か１０３Ａの位置にｎ＋／ｎ−ドープ領域１０１６を移動させることに置き換えることができる。

ｎドープ領域１０８は、高エネルギー・イオン打込みを使用して形成することができる。さらに、この領域はｐ−基板ウェーハを使用して形成することができ、ｎ−ドープ領域１０８の形成の後にｐ−基板ウェーハへのエピタキシャル成長が行われる。エピタキシャル領域は、ドープされているか、またはｐ−ドープであることができる。このエピタキシャル領域がｎ−ドープである場合、この領域はｐ−領域に逆ドープされる。ｎ−ドープ領域は、コレクタ構造または副コレクタ構造であって、分離されたｐ−ドープ領域１０６を形成する。ｎ−ドープ領域は、高エネルギー・イオン打込み使用して形成されたマスクされた埋め込み層領域であることがある。

ＴＩ領域１０３および１０３Ａは、ｎドープ領域１０８の形成前または後の半導体プロセスの初期に形成することができる。エピタキシャルを使用するプロセス・フローでは、ＴＩ領域１０３および１０３Ａは、エピタキシャル堆積後に形成される。ＴＩ領域は、垂直な側壁、または傾斜した側壁を組み込んだ構造として形成することができる。ＴＩ領域は、反応性イオン・エッチング（ＲＩＥ）・プロセスで形成することができる。ＴＩ領域の形成において、ＴＩ領域は、前部プロセスの完了前または後に完成させることができる。ＴＩプロセスは、コンタクト・ステップのＲＩＥエッチングで形成することができる。プロセス・フローで、ＣＭＯＳの形成またはバイポーラ・トランジスタの形成の後に、ＴＩプロセスを組み込むことができる。コンタクト形成で、シリコン・ウェーハ表面および関連した膜の積重ね、ガラス膜、および相互接続レベルで通しでエッチングするＲＩＥプロセスが構成される。ＲＩＥプロセスの後に、絶縁物から成る充填プロセスまたはガラス堆積が行われる。ガラス堆積は、硼素−リン珪素ガラス（ＢＰＳＧ）またはリン珪素ガラス（ＰＳＧ）または他のガラス材料であることがある。

ＴＩ領域１０３または１０３Ａは、形成時または処理後にｎ−ドープ領域に接触するように、または接触しないように形成することができる。そのＴＩ領域１０３または１０３Ａは、ｎ−ドープ領域１０８がＴＩ領域の外縁を越えて延びるように配置することができる。

ＴＩ領域１０３または１０３Ａは、一番上の面でｎ−ドープ領域１０８に境を接するがｎ−ドープ領域１０８の領域の底面より下に延びないように配置することができる。ＴＩ領域１０３または１０３Ａは、領域１０８の上面と底面の両方の下に延びてｐ−基板の中に延びることができる。

領域１０６は、基板領域１０１０からの分離を可能にするようにｐ−ドープされる。この実施形態では、ｐ−ｎダイオードの金属学的接合は、ｐ−領域１０６が領域１０８および領域１０１６に境を接するところに形成される。この実施形態のこの金属学的接合で、ＥＳＤ保護に応用するためのダイオードが形成される。

ｐ−ｎダイオードの陽極構造は、領域１０５および１０６を使用して形成され、この領域１０５は一般に領域１０６に比べてより高いドーピング濃度を有するので、領域１０５が電気接続のためのコンタクト１０１２を形成する。陽極領域は、ＥＳＤ保護を実現するように回路の入力パッドに電気的に接続することができる。

ｐ−ｎダイオードの陰極構造は、領域１０８および１０１６で形成される。陰極への電気接続は、電気接続１０１４で行われる。陰極構造は、電気接続１０１４でＶＤＤ電源に接続されて、ＶＤＤ電源にＥＳＤ放電電流を流すことができる。領域８および１０１６と基板１０の間に形成される金属学的接合は、また、ＥＳＤ保護に使用することができる第２のｐ−ｎ接合を形成する。領域８および１０１６を電気接続１０１４を介して入力パッドに接続し、かつチップ基板領域１０を接地して、負の電気放電に対してＥＳＤダイオードを確立することができる。

ここで図１１を参照すると、本発明の好ましい実施形態の教示に従った他のトリプル・ウェルＥＳＤ構造を表す断面図を示す。ＥＳＤ構造は、図１０に示すものと同様であるが、ＴＩ構造１０３および１０３ＡがＤＰＴＩ構造１１３および１１３Ａで置き換えられている点が異なる。

ＤＴＩ領域１１３および１１３Ａについて言えば、ＣＭＯＳまたはＢｉＣＭＯＳ実施の場合には、ＣＭＯＳ ＭＯＳＦＥＴ形成（たとえば、ＳＴＩ形成、ソース／ドレイン・イオン打込みおよびゲート構造）の形成前のプロセス・フローの初期に、深いトレンチが形成される。ＢｉＣＭＯＳプロセスでは、浅いトレンチ分離、ベース構造およびエミッタ構造の形成前に、ＤＴＩ領域を形成する。シリコン・ゲルマニウム技術またはシリコン・ゲルマニウム・カーボン技術の場合には、エピタキシャルＳｉＧｅまたはＳｉＧｅＣ膜の堆積前にＤＴＩ領域を形成する。ＤＴＩ領域１１３について以下で述べるが、この議論はＤＴＩ領域１１３Ａに同様に適用できる。

ＤＴＩ領域１１３には、トレンチ開口を形成するためにＲＩＥプロセスが必要である。そして、ＤＴＩ領域１１３の側壁に絶縁物を形成する。それから、ＤＴＩ領域１１３にポリシリコン膜を充填する。シリコン表面近くのＤＴＩ領域１１３の上にＳＴＩを形成することができる。

ＴＩ領域またはＤＴＩ領域の導入は、ＥＳＤ構造の最適化にとって有利である。ＴＩ領域またはＤＴＩ領域を使用することで、ｎ−ドープ領域１０８の打込みの拡散を最小限にすることができる。横方向の化学的な拡散の減少によって、より高密度のＥＳＤ構造が可能になり、２つの構造間の隣接の間隔をより狭くすることができる。その上、他の半導体構造および回路をＥＳＤ回路にさらに近接して配置して、ＥＳＤ回路と隣り合う周辺回路の間の浪費される面積の量を減らすことができる。

さらに、ＴＩ領域またはＤＴＩ領域の配置によって、基板領域中への少数キャリアまたは多数キャリアの注入を減少させることができるようになる。これによって、チップ基板中への雑音注入が最小限になる。また、ＴＩまたはＤＴＩの配置で、ＥＳＤ回路の内部ラッチアップ耐性も改善される。内部ラッチアップは、ＥＳＤ回路ｐｎｐトランジスタとＥＳＤ構造に近接する外部ｎｐｎトランジスタの間で起こることができる。

その上、外部ラッチアップも最小限にすることができる。ＥＳＤ回路で電流が基板中に注入されて、電位擾乱をもたらすときに、外部ラッチアップが起こることがある。この基板電位の破壊で、回路に論理の乱れまたはラッチアップが生じることがある。ＴＩおよびＤＴＩは、ＥＳＤ設計につきものの内部ガード・リング構造を形成して、内部ラッチアップ、外部ラッチアップ、雑音注入、および基板の乱れを最小限にする。

また、ＴＩ領域およびＤＴＩ領域で、回路のキャパシタンス負荷を改善することができる。ＴＩおよびＤＴＩが存在することで、ｎ−バンド領域から側壁キャパシタンスを減らすことができる。これにより、チップ性能および負荷問題が改善される。第１のダイオード構造にＴＩ領域またはＤＴＩ領域を配置することで、キャパシタンス負荷を減少させることができる。また、留意すべきことであるが、ＴＩ領域かＤＴＩ領域かどちらかが絶縁物側壁を有し、この領域が下にあるｎドープ領域（たとえば、１０８、１０８Ａ）と接触するようにポリシリコンを充填されるかもしれない。ここで図１２を参照して、本発明の教示に従ったトリプル・ウェル・ダイオードの他の好ましい実施形態の断面図を示す。図１２の構造は図１０と同様であり、複数の陽極構造の追加が陰極内に位置している。もっと具体的に言えば、図１２は、追加のｐ＋陽極領域１０５Ａ、ｐ−陽極領域１０６Ａ、ＴＩ領域１０３Ｂ、および下の方のｎバンド１０８Ａを含むように修正された図１０のダイオードを表す。

領域１０８および１０８Ａは、１つの連続したｎ−バンドか（図示しない）またはｎ＋／ｎ−ウェル領域１０３Ａで接続された複数の領域であることができる。その上、この実施は、共通の陽極領域に含まれた複数の陽極構造に向いている。この実施形態では、陰極と基板の間の領域も、基板１０１０に放電するＥＳＤ用ダイオードとして作用することができる。その上、ｐ＋／ｐ−エミッタ、ｎ−バンドのベース、およびｐ−基板のコレクタで形成される垂直ｐｎｐは、基板への電気放電の役割を果たすことができる。

ここで図１３を参照すると、本発明の教示に従ったトリプル・ウェル・ダイオードの他の好ましい実施形態の断面図を示す。図１３のトリプル・ウェル・ダイオードは、図１２に示すダイオードを表すが、ＴＩ１０３および１０３ＡがＤＰＴＩ構造１３３および１３３Ｂに取り替えられている点が異なる。

ここで図１４を参照すると、本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続く他の混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を表す断面図を示す。図１３の実施形態の不都合は、ｎ−ウェル／ｎ−バンド領域のＥＳＤ放電への使用が無くなり、ＶＤＤ電源のために横方向放電電流経路だけが形成されることである。その結果として、併合された分離バンド・ダイオード領域から独立した第１のトリプル・ウェル・ダイオード段に放電することができる構造は、第１段のＥＳＤの有利さとすべて連続した段の密度の有利さの両方を有する。その上、複数の独立した回路の場合、ＥＳＤおよび密度の有利さのために、連続した段のトリプル・ウェル・ダイオード構造は、回路全体にわたって共有することができる。実験結果で、連続したダイオード段を共有することで４倍の面積節約および３倍のＥＳＤ改善が明らかになった。したがって、図１０に示すようなダイオード構造を、図１３に示すように、入力パッドに接続された陽極を有し、かつ併合されたトリプル・ウェル・ダイオード分離領域の陽極に接続された陰極を有する第１のトリプル・ウェル・ダイオード段として使用して、ＥＳＤおよび密度の有利さを有する新しい実施形態が確立される。入力は電極１４２２に接続する。第１段の陰極は、第２段の陽極１４２３に電気的に接続する。第２段の陰極は第３段の陽極１４２４に接続する。第３段の陰極１４２５は追加段または電源電圧に接続する。ｎウェル／ｎ−バンド領域１４２６は、同じ電源、基準電圧、または独立した電源に接続する。

ここで図１５を参照すると、本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている他の混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を表す断面図を示す。図１５は図１４を表すが、ＴＩ構造が深いトレンチ分離構造に取り替えられている点が違っている。

複数の電源および複数の接地を有するシステムでは、電源の順序付けが、順方向バイアスまたはラッチアップを防止するために重要である。電源間、接地間、および入力パッドと電源の間、または入力パッドと接地の間、または入力パッド間で、誤った順序付けが起こることがある。

電源投入順序がラッチアップの原因になることがある。不適切な順序が、順方向バイアスおよびラッチアップ事象の起動につながることがある。

ここで図１６を参照すると、本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を表す断面図を示す。前に説明したように、連続したダイオード段の併合は、いくつかの密度の有利点を有する。入力は電極１０１２に接続する。第１段の陰極１０１４は、第２段の陽極１０１２ａに電気的に接続する。第２段の陰極１０１４ａは第３段の陽極１０１２ｂに電気的に接続する。第３段の陰極１０１４ｂは、追加段または電源電圧に電気的に接続する。ｎウェル／ｎ−バンド領域１６２は、入力パッド電圧を感知する制御回路１６４（ＶＲＥＦ）に接続する。入力パッド電圧が低い場合には、ｎウェル／ｎ−バンド領域１６２はＶＤＤ電源にバイアスされる。しかし、入力パッド１０１２の電圧が高い場合には、ｎウェル／ｎ−バンド領域１６２は浮動状態になって、ｎ−バンド領域に含まれた寄生要素が順方向バイアスされることがないようになる。また、これによって、直列の数珠つなぎになった要素の短絡も防止される。

ここで図１７を参照にすると、本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている他の混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を表す断面図を示す。図１７に示すＥＳＤ回路は、図１６に関連して示し、また述べたものを表すが、ただＤＰＴがＳＴＩに取って替わっている点が違っている。

ここで図１８を参照すると、本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を表す断面図を示す。前に説明したように、連続したダイオード段の併合はいくつかの密度の有利点を有する。図１８は、多くの点で図１６のＥＳＤ回路に似ているが、ただＳＴＩがｎ＋／ｎ−ウェルに置き換わっている点が違っている。その上、制御回路１８１８および１８１６が１８１２の電位を制御する。

ここで図１９を参照すると、本発明の教示に従って図１６〜１８のＥＳＤ回路と共に使用することができる制御回路１９００の例を表す回路図を示す。ｎ−バンドの制御回路１９００は、ｐ−チャネルまたはｎ−チャネルのＭＯＳＦＥＴ要素から成り、ｎ−バンドの電圧状態を制御することができる。この実施形態では、ｐ−チャネルＭＯＳＦＥＴ１９０２は、そのゲートが入力パッド１９０４に接続され、ソースが電源ＶＤＤに接続され、さらにドレインがｎ−バンド・ウェルに接続されている。

入力パッド１９０４がＶＤＤ電源より高くなると、ｎ−バンドは浮動状態になる。これによって、ｎ−バンドへの順方向バイアスおよび放電が防止される。電源が接地電位にあり、かつ電源が上昇するよりもパッドが速く上昇する場合、制御回路がＶＤＤ電源への放電を防止する。制御回路１９００は、順序に依存しない関係をＥＳＤ回路にもたらす。

ｎ−バンド構造の電位制御によって、ＥＳＤ回路または近接した回路の破壊につながるラッチアップおよび予期しない事象の発生を防止することができる。ｐ−チャネルＭＯＳＦＥＴの使用は、ＶＤＤとｎ−バンド電位の間のダイオード構成で使用することができ、そして、入力ノードとｎ−バンドの間に、より滑らかな遷移に対処するように設けることができる。その上、ダイオード構成のｐ−チャネル・トランジスタの使用は、ｎ−バンドが全ＶＤＤすなわち電源電位に上昇することができるようにするために使用することができる。たとえば、ＶＤＤとｎ−バンドの間に、ｐ−チャネルＭＯＳＦＥＴのソースとドレインを配置することができる。ｐ−チャネルＭＯＳＦＥＴのゲートは、ＶＤＤに接続することができる。第２のトランジスタは、ｎ−バンドと入力ノードの間にソースとドレインを接続し、そのゲートを入力パッドに接続して配置することができる。

説明したような、また特許請求されるような本発明の精神および範囲から逸脱することなしに、以上で示したような本発明の構造に対して様々な修正を行うことができる。本発明の精神によって、ＲＦＣＭＯＳ技術、ＢｉＣＭＯＳ技術、ＢｉＣＭＯＳシリコン・ゲルマニウム技術、ＢｉＣＭＯＳシリコン・ゲルマニウム・カーボン技術、およびシリコン・オン・インシュレータ（ＳＯＩ）技術に存在する他のダイオード構造およびバイポーラ構造が可能になる。ＢｉＣＭＯＳ技術では、ｐ−陽極構造を実現するようにシリコン表面にエピタキシャル領域を堆積することができる。選択エピタキシャル堆積技術を使用して、図１から図７に示すように表面の上にシリコン陽極構造を形成することができる。このようにして、トリプル・ウェルＥＳＤ構造の精神は、本発明の有用性を達成するように、実行され、組み合わされ、および／または修正されることが可能である。このエピタキシャル膜は、エピタキシャル領域を形成するために、シリコン、ゲルマニウムまたはカーボンの原子を含むことができる。本発明の精神において、ショットキー・ダイオード、モット・ダイオード、およびツェナー・ダイオードは、本発明の有用性を実現するように陽極構造に形成することができ、また組み合わせることができ、および／または修正することができる。

上述の実施形態の様々な態様は、組み合わせることができ、および／または修正することができる。本発明では、共通の電圧の２つの電源間、異なる電圧の２つの電源間、接地と電源レールの間、および２つの接地レールの間に、電気回路および直列構成を接続することができる。複数のこれらの構造は、システム電源レールの間で組み合わせて、および並び替えて使用することができ、または共通基板または異なる基板のシステム・オン・チップ設計で使用することができる。

直流（ｄｃ）、交流（ａｃ）、および過渡状態での制御回路の電位を改善するように、制御回路の様々な修正を実現することができる。

まとめとして、本発明の構成に関して以下の事項を開示する。

（１）第１のドーパントの型の基板と、
前記基板の内部にある、第２のドーパントの型の第１のドープされた領域と、
前記第１のドープされた領域の上にある第２のドープされた領域と、
前記第２のドープされた領域の上にある第３のドープされた領域と、
前記第３のドープされた領域の縁部を画定する縁構造と、
前記第２のドープされた領域を前記基板から隔離する第４の構造とを備える半導体デバイス。
（２）前記第４の構造が、前記第２のドーパントの型のドープされた領域である、上記（１）に記載の半導体デバイス。
（３）前記第４の構造が、絶縁物である、上記（１）に記載の半導体デバイス。
（４）前記第４の構造が、絶縁された側壁である、上記（３）に記載の半導体デバイス。
（５）前記縁構造が、浅いトレンチ分離である、上記（１）に記載の半導体デバイス。
（６）前記縁構造が、ポリシリコン・ゲート構造である、上記（１）に記載の半導体デバイス。
（７）前記第４の構造が、トレンチ分離（ＴＩ）である、上記（３）に記載の半導体デバイス。
（８）前記第４の構造が、深いトレンチ分離（ＤＴＩ）である、上記（３）に記載の半導体デバイス。
（９）複数のデバイスを備える半導体であって、前記デバイスのそれぞれが、
第１のドーパントの型の基板と、
前記基板の内部にある、第２のドーパントの型の第１のドープされた領域と、
前記第１のドープされた領域の上にある第２のドープされた領域と、
前記第２のドープされた領域の上にある第３のドープされた領域と、
前記第３のドープされた領域の縁部を画定する縁構造と、
前記第２のドープされた領域を前記基板から隔離する第４の構造とを有する半導体。
（１０）前記複数のデバイスのうちの第１のデバイスが、前記複数のデバイスのうちの第２のデバイスに直列に結合されている、上記（９）に記載の半導体。
（１１）前記複数のデバイスのうちの前記第２のデバイスの縁構造が、基準制御回路に結合されている、上記（１０）に記載の半導体。
（１２）前記基準制御回路が、前記縁構造へのバイアス印加を制御する、上記（１１）に記載の半導体。
（１３）前記第１のドープされた領域が、前記第１のドープされた領域へのバイアス印加を制御する基準制御回路に接続される、上記（１１）に記載の半導体。
（１４）前記デバイスの各々の前記第４の構造が、前記第２のドーパントの型のドープされた領域である、上記（１２）に記載の半導体。
（１５）前記デバイスの各々の前記第４の構造が、絶縁物である、上記（１２）に記載の半導体。
（１６）前記デバイスの各々の前記第４の構造が、絶縁された側壁である、上記（１５）に記載の半導体。
（１７）前記デバイスのうちの１つの前記縁構造の１つが、ポリシリコン・ゲートである、上記（１２）に記載の半導体。
（１８）前記デバイスのうちの１つの前記第４の構造の１つが、トレンチ分離（ＴＩ）である、上記（１２）に記載の半導体。
（１９）互いに直列に結合された複数のトリプル・ウェル・ダイオードを備える回路であって、前記ダイオードの各々が共有のｎドープ領域を有するものである回路。
（２０）さらに、
前記共有のｎドープ領域へのバイアス印加を制御するように、前記共有のｎドープ領域に結合された制御デバイスを備える、上記（１９）に記載の回路。

本発明の好ましい実施形態の教示に従ったトリプル・ウェルＥＳＤ構造を示す断面図である。 本発明の教示に従ったトリプル・ウェル・ダイオードの第２の好ましい実施形態を示す断面図である。 本発明の他の好ましい実施形態の教示に従ったトリプル・ウェル・ダイオードを示す断面図である。 本発明の教示に従った図１のトリプル・ウェル・ダイオード要素から形成されるトリプル・ウェル混在電圧インタフェースＥＳＤ構造の他の実施形態を示す断面図である。 本発明の教示に従った図３のトリプル・ウェル・ダイオード要素から形成されるインタフェースＥＳＤ構造を示す断面図である。 本発明の教示に従ってｎウェル／ｎ−バンド領域が単一領域として併合されている混在電圧インタフェース・トリプル・ウェルＥＳＤ回路を示す断面図である。 本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている混在電圧インタフェース・トリプル・ウェルＥＳＤ回路を示す断面図である。 本発明の教示に従った図１のトリプル・ウェル・ダイオード構造の回路の実施を示す回路図である。 本発明の教示に従った図３のトリプル・ウェル構造を使用する静電放電回路を示す回路図である。 本発明の好ましい実施形態の教示に従った他のトリプル・ウェルＥＳＤ構造を示す断面図である。 本発明の好ましい実施形態の教示に従った他のトリプル・ウェルＥＳＤ構造を示す断面図である。 本発明の教示に従ったトリプル・ウェル・ダイオードの他の好ましい実施形態を示す断面図である。 本発明の教示に従ったトリプル・ウェル・ダイオードの他の好ましい実施形態を示す断面図である。 本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている他の混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を示す断面図である。 本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている他の混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を示す断面図である。 本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を示す断面図である。 本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている他の混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を示す断面図である。 本発明の教示に従って別個の第１のダイオード段の後に連続したダイオード段すべての併合が続いている混在電圧インタフェース・トリプル・ウェル・ダイオードＥＳＤ回路を示す断面図である。 本発明の教示に従った図１６〜１８のＥＳＤ回路と共に使用することができる制御回路の例を示す回路図である。

符号の説明

２、４、１０２、１０４ 絶縁物領域（浅いトレンチ分離（ＳＴＩ）領域）
３、３Ａ、３Ｂ、１０３Ａ ｎウェル領域（ｎドープ領域、陰極）
８、１０８、１０８Ａ ｎ−バンド構造
５、１０５、１０５Ａ ｐドープ領域（陽極）
６、１０６ ｐ−ドープ領域
１０ 基板
１０３、１０３Ａ、１０３Ｂ、トレンチ分離構造（ＴＩ）
１１３、１１３Ａ、１３３、１３３Ｂ 深いトレンチ分離構造（ＤＴＩ）
１６４、１８１６、１８１８、１９００ 制御回路（ＶＲＥＦ）

Claims (20)

1. 第１のドーパントの型の基板と、
   前記基板の内部にある、第２のドーパントの型の第１のドープされた領域と、
   前記第１のドープされた領域の上にある第２のドープされた領域と、
   前記第２のドープされた領域の上にある第３のドープされた領域と、
   前記第３のドープされた領域の縁部を画定する縁構造と、
   前記第２のドープされた領域を前記基板から隔離する第４の構造とを備える半導体デバイス。
2. 前記第４の構造が、前記第２のドーパントの型のドープされた領域である、請求項１に記載の半導体デバイス。
3. 前記第４の構造が、絶縁物である、請求項１に記載の半導体デバイス。
4. 前記第４の構造が、絶縁された側壁である、請求項３に記載の半導体デバイス。
5. 前記縁構造が、浅いトレンチ分離である、請求項１に記載の半導体デバイス。
6. 前記縁構造が、ポリシリコン・ゲート構造である、請求項１に記載の半導体デバイス。
7. 前記第４の構造が、トレンチ分離（ＴＩ）である、請求項３に記載の半導体デバイス。
8. 前記第４の構造が、深いトレンチ分離（ＤＴＩ）である、請求項３に記載の半導体デバイス。
9. 複数のデバイスを備える半導体であって、前記デバイスのそれぞれが、
   第１のドーパントの型の基板と、
   前記基板の内部にある、第２のドーパントの型の第１のドープされた領域と、
   前記第１のドープされた領域の上にある第２のドープされた領域と、
   前記第２のドープされた領域の上にある第３のドープされた領域と、
   前記第３のドープされた領域の縁部を画定する縁構造と、
   前記第２のドープされた領域を前記基板から隔離する第４の構造とを有する半導体。
10. 前記複数のデバイスのうちの第１のデバイスが、前記複数のデバイスのうちの第２のデバイスに直列に結合されている、請求項９に記載の半導体。
11. 前記複数のデバイスのうちの前記第２のデバイスの縁構造が、基準制御回路に結合されている、請求項１０に記載の半導体。
12. 前記基準制御回路が、前記縁構造へのバイアス印加を制御する、請求項１１に記載の半導体。
13. 前記第１のドープされた領域が、前記第１のドープされた領域へのバイアス印加を制御する基準制御回路に接続される、請求項１１に記載の半導体。
14. 前記デバイスの各々の前記第４の構造が、前記第２のドーパントの型のドープされた領域である、請求項１２に記載の半導体。
15. 前記デバイスの各々の前記第４の構造が、絶縁物である、請求項１２に記載の半導体。
16. 前記デバイスの各々の前記第４の構造が、絶縁された側壁である、請求項１５に記載の半導体。
17. 前記デバイスのうちの１つの前記縁構造の１つが、ポリシリコン・ゲートである、請求項１２に記載の半導体。
18. 前記デバイスのうちの１つの前記第４の構造の１つが、トレンチ分離（ＴＩ）である、請求項１２に記載の半導体。
19. 互いに直列に結合された複数のトリプル・ウェル・ダイオードを備える回路であって、前記ダイオードの各々が共有のｎドープ領域を有するものである回路。
20. さらに、
    前記共有のｎドープ領域へのバイアス印加を制御するように、前記共有のｎドープ領域に結合された制御デバイスを備える、請求項１９に記載の回路。

Images