JP2010512003A - トレンチ絶縁を用いたラッチアップ現象のない垂直方向ｔｖｓダイオードアレイ構造 - Google Patents

トレンチ絶縁を用いたラッチアップ現象のない垂直方向ｔｖｓダイオードアレイ構造 Download PDF

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Abstract

垂直方向半導体電源装置を製造するための製造処理に実質的に従う、過渡電圧サプレッサ（ＴＶＳ）アレイを製造するための方法。この方法は、半導体基板にある第１の導電型のエピタキシャル層に複数の絶縁トレンチを開口するステップと、それに続いて、２つの絶縁トレンチの間に第２の導電型を有するボディ領域をドープするために、ボディマスクを適用するステップと、を含む。この方法はさらに、複数のダイオードを構成する第１の導電型の複数のドープ領域を注入するために、ソースマスクを適用するステップを含み、ここで、絶縁トレンチは寄生ＰＮＰもしくはＮＰＮトランジスタを絶縁し、寄生ＰＮＰもしくはＮＰＮトランジスタが異なる導電型のドープ領域の間でラッチアップするのを防止する。

Description

本発明は、概して過渡電圧サプレッサ（ＴＶＳ）の回路構成と製造方法とに関する。より具体的には、本発明は、ラッチアップ現象の技術的難題を解決するために、絶縁トレンチを実装した垂直ＴＶＳアレイの改良された回路構成と製造方法とに関する。
過渡電圧サプレッサ（ＴＶＳ）アレイの設計と製造に関する従来技術は技術的難題に未だ直面している。ＴＶＳアレイにおいて、標準的なＣＯＭＳ処理ステップを適用することによって複数のＰＮ接合ダイオードが半導体基板に製造され、そのため内蔵のＰＮＰおよびＮＰＮ寄生トランジスタが存在する。ＥＤＳイベントの際もしくは過渡電圧が生じた際には、大きな電圧がこのＴＶＳアレイに印加し、寄生ＮＰＮもしくはＰＮＰトランジスタがオンになりラッチアップ現象が起こる。これによって、急激な激しい電圧のスナップバックが生じる。この急激で大きなスナップバックは、システムを不安定にする望ましくない影響を及ぼす可能性があり、損傷さえも引き起こし得る。また、ＴＶＳアレイにおける寄生ＮＰＮもしくはＰＮＰトランジスタのラッチアップ現象はさらに、予期せぬ他の望ましくない電圧‐電流の過渡状態を導く可能性がある。ＴＶＳアレイにおける寄生ＰＮＰもしくはＮＰＮラッチアップ現象に起因する技術的難題は、容易には解決できない。
具体的には、過渡電圧サプレッサ（ＴＶＳ）は、集積回路に印加される不慮の過剰な電圧が生じたことに起因するダメージから集積回路を保護するために、一般に用いられている。集積回路は、正常な電圧範囲を超えても動作するように設計されている。しかしながら、静電気放電（ＥＳＤ）、電気的高速過渡、および電光などの状態では、予期せぬ制御不能な高電圧が回路を偶発的に襲う。その様な過剰な電圧状態が生じた際に、集積回路に起こりうるダメージを回避するための保護機能として働かせるために、ＴＶＳ装置は必要とされる。過剰な電圧によるダメージに対して脆弱な集積回路を実装している装置の数が増加すると、ＴＶＳ保護の必要性も高まる。ＴＶＳの用途としては、例えば、ＵＳＢ電源、データ回線保護、デジタル映像インターフェース、高速イーサネット、ノートパソコン、モニタ、およびフラットパネルディスプレーなどに見られる。
図１Ａおよび１Ｂは、ＴＶＳ装置の回路図と電流‐電圧グラフとをそれぞれ示す。理想的なＴＶＳでは、リーク電流を最小化するために、入力電圧Ｖｉｎが降伏電圧Ｖｂよりも低い場合に、電流を完全にブロックする（即ち、ゼロ電流）。また、理想的には、過渡電圧を効果的にクランプできるように、入力電圧Ｖｉｎが降伏電圧Ｖｂよりも高い状況下では、ＴＶＳはほぼゼロに近い抵抗を有する。過渡入力電圧が降伏電圧を超えた際に電流の伝導を可能にする、降伏電圧を有するＰＮ接合装置を実装することで、ＴＶＳは過渡電圧保護を実現することができる。しかしながら、ＴＶＳのＰＮ接合型は少数キャリアを持たず、図１Ｂに示されるもののように、その高い抵抗に起因してクランプ性能が悪くなる。代わりに、アバランシェ現象を引き金としてバイポーラトランジスタがオンになるバイポーラＮＰＮ／ＰＮＰを実装したＴＶＳがある。この基部は少数キャリアで満たされており、アバランシェ電流がバイポーラゲインによって増幅されるので、バイポーラＴＶＳはより良いクランプ電圧を実現することができる。
エレクトロニクス技術の進歩に伴い、ＥＳＤ保護のための（特に高いバンド幅のデータバスを保護するための）ＴＶＳダイオードアレイを必要とする、ますます多くの装置とアプリケーションが存在する。４チャネルＴＶＳの回路図に関する図２Ａと、ＴＶＳアレイの装置実装の断面図に関する図２Ｂについて述べる。図ではアレイ装置の主要部分のみを示す。図２Ａおよび２Ｂに示されるように、ＴＶＳアレイは、複数の直列に結合したハイサイド・ステアリングダイオードと、ローサイド・ステアリングダイオードとを含み、ここで、ハイサイド・ステアリングダイオードはＶｃｃに結合され、また、ローサイド・ステアリングダイオードは接地電位に結合される。さらに、これらのハイサイドおよびローサイドのステアリングダイオードは、中央のツェナーダイオードに並列に結合され、ここで、ステアリングダイオードは、ツェナーダイオードと比べて、ずっと小さな大きさであり、より低い接合静電容量を有する。また、図２Ｃに示されるように、このような実装では、寄生ＰＮＰおよびＮＰＮトランジスタによって引き起こされるＳＣＲの動作に起因した、別のラッチアップの問題がさらに発生する。中央のツェナーダイオードの絶縁破壊が引き金となってＮＰＮをオンにし、これはさらにＳＣＲをオンにし、その結果、ラッチアップ現象となる。また高い温度では、寄生ＮＰＮのＮＰ接合点を通る高いリーク電流が、ＳＣＲをオンにし、ＮＰＮがオンになっていないにもかかわらずラッチアップ現象となり得る。寄生ＰＮＰおよびＮＰＮトランジスタによって引き起こされるＳＣＲの動作に起因したラッチアップを抑制するために、半導体基板上の実際の装置実装は、基板上で距離を基板面方向に伸ばす必要があり、これは、図２Ｂに示されるように、１００マイクロメートルまで、もしくはそれ以上の距離にもなり得、また、この抑制は大抵十分な効果が無い。
図３Ａおよび３Ｂは、イーサネット差動保護回路における、寄生ＰＮＰトランジスタを介したラッチアップに起因する特有の難題を図解する。このイーサネット保護回路では、Ｖｃｃピンと接地ピンは共に、浮遊している。しかしながら、寄生ＳＣＲ構造は設計上十分に弱くは無く、図３Ｂに示されるように、急激な電圧スナップバックを引き起こす。この様な急激で激しいスナップバックは、システムを不安定にする望ましくない影響を引き起こし、もしくは、ダメージさえも引き起こし得る。標準的なＣＭＯＳ処理において、寄生ＰＮＰトランジスタが内蔵されるものがあるので、この難題は容易には解決することができず、Ｖｃｃピンおよび接地ピンの双方が浮遊している事実は、ラッチアップ現象の影響を悪化させる。寄生ＰＮＰトランジスタのゲインを抑制するためには追加の埋め込み層が必要であり、これは、装置構成を複雑にし、製造コストを高くする。
それゆえ、回路設計と装置製造の分野において、上記で論じた難題を解決するための新規の改良された回路構成と製造方法とを提供する必要性が未だ存在する。特に、寄生ＰＮＰ／ＮＰＮトランジスタのラッチアップを効果的に都合良く防ぐことが可能な、新規の改良されたＴＶＳ回路を提供する必要性が未だ存在する。
それゆえ、本発明の一様態では、従来のＴＶＳアレイが直面する上記で論じた難題と制限とを克服することができるように、寄生ＰＮＰ‐ＮＰＮトランジスタのラッチアップを防止するためのラッチアップ絶縁トレンチを実装した、ＴＶＳアレイのための新規の改良された装置構造が提供される。
本発明の別の様態では、隣接するダイオード間の基板面方向の距離を、ラッチアップ現象に気遣うことなく減少できるように、ダイオード間の絶縁トレンチを実装したＴＶＳアレイが提供される。
簡潔に言えば、本発明の好ましい実施形態では、半導体基板にＰＮ接合を構成するために、異なる導電型のドーパント領域として形成された複数のダイオードを含んだＴＶＳアレイが開示される。ＴＶＳアレイはさらに、絶縁のために、ドーパント領域の間に絶縁トレンチを含み、この絶縁トレンチは寄生ＰＮＰもしくはＮＰＮトランジスタのラッチアップを防止する。
本発明ではさらに、組込型の過渡電圧サプレッサ（ＴＶＳ）アレイを備えた電子装置を製造するための方法が開示される。この方法は、異なる導電型の複数のドーパント領域をドーピングすることによって、これらドーパント領域の間のＰＮ接合の間にダイオードを形成し、半導体基板にＴＶＳアレイを製造するステップを含む。この方法はさらに、絶縁のためにドーパント領域の間に絶縁トレンチを形成し、異なる導電型のドーパント領域の間の寄生ＰＮＰもしくはＮＰＮトランジスタのラッチアップ現象を防止するステップを含む。
本発明のこれらのおよび他の目的と利点は、以下の好ましい実施形態の詳細な説明を読んだ後で、当業者には明らかとなるだろう。本発明の好ましい実施形態はさまざまな図面でも例示される。
従来のＴＶＳ装置を示す回路図である。 ＴＶＳ装置の逆特性を示す、Ｉ‐Ｖグラフ（即ち、電圧に対する電流のグラフ）である。 複数のＩ／Ｏパッドに結合した複数のハイサイド・ダイオードとローサイド・ダイオードとを含み、ハイサイド・ダイオードとローサイド・ダイオードとに並列に結合した中央のツェナーダイオードを備える、ＴＶＳアレイの回路図を示す。 従来の装置構成に従う、図２ＡのＴＶＳアレイの装置実装を図解する断面図である。 図２Ｂで実装されたような装置の潜在的なラッチアップを図解する等価回路図を示す。 図２Ｂに示される構造に従って構成された保護回路を備え、浮遊するためにＶｃｃピンとＧＮＤピンとの双方を必要とし、また、寄生ＳＣＲのゲインを抑制するために埋め込み層を必要とする、イーサネット差動保護回路の回路図である。 従来のＴＶＳアレイを用いた際のＥＳＤ保護、もしくはＴＶＳ作用を図解するＩ‐Ｖグラフを示しており、これは望ましくない急激なかなり大きいスナップバックが生じることを導き出している。 寄生ＰＮＰもしくはＮＰＮトランジスタのラッチアップを有意に低減する本発明の絶縁トレンチを実装したＴＶＳアレイの断面図である。 寄生ＰＮＰもしくはＮＰＮトランジスタのラッチアップを有意に低減する本発明の絶縁トレンチを実装した別のＴＶＳアレイの断面図である。 ラッチアップが排除されるため、スナップバックが有意に低減されたＥＳＤ保護作用もしくはＴＶＳ作用を図解するＩ‐Ｖグラフである。
本発明のＴＶＳアレイの一部分の新規の改良された実装の断面図に関する図４について述べる。ＴＶＳアレイの一部分１００は、示されるように、Ｎ＋基板１０１上部の上のＮ‐ｅｐｉ層１０５の上に支持される２つのチャネルを備え、底表面はＶｃｃ電位にある陽極端子１１０へと結合されている。ＴＶＳアレイは、底表面に配置された陽極１１０と、接地電位へと結合される上表面に配置された陰極端子１２０との間に結合される。ＴＶＳアレイ１００はさらに、第１のハイサイド・ダイオード１２５と、第１のローサイド・ダイオード１３０とを含み、これらのダイオードは第１のＩＯ端子１３５へと結合される。ＴＶＳアレイ１００はさらに、第２のローサイド・ダイオード１４０と、第２のローサイド・ダイオード１４５とを含み、これらのダイオードは第２のＩＯ端子１５０へと結合される。第１のハイサイド・ダイオード１２５は、Ｐ＋ドープ領域１２５‐Ｐと、Ｎ‐ｅｐｉ１０５との間のＰＮ接合として形成される。第１のローサイド・ダイオード１３０は、Ｎ＋領域１３５‐Ｎと、陰極端子１２０の下に配置されたＰ‐ボディ領域１６０との間のＰＮ接合として形成され、第１のＩＯパッド１３５は第１のローサイド・ダイオード１３０のＮ＋ドーパント領域１３５‐Ｎと、第１のハイサイド・ダイオード１２５のＰ＋ドーパント領域１２５‐Ｐとに結合される。第２のローサイド・ダイオード１４５は、Ｎ＋領域１４５‐Ｎと、陰極端子１２０の下に配置されたＰ‐ボディ領域１６０との間のＰＮ接合として形成され、第２のＩＯパッド１５０は第２のローサイド・ダイオード１４５のＮ＋ドーパント領域１４５‐Ｎと、第２のハイサイド・ダイオード１４０のＰ＋ドーパント領域１４０‐Ｐとに結合される。より大きな領域のツェナーダイオード１７０は、Ｐ‐ボディ１６０と、Ｎ‐ｅｐｉとの間のＰＮ接合を用いて形成される。ツェナーダイオード１７０が引き金となってオンされ得るＮＰＮトランジスタは、Ｎ＋エミッタ領域１５５、Ｐボディ領域１６０、およびＮ＋基板１０１によって形成され、それほど抵抗もなく大きな過渡電流を伝導する。ＴＶＳアレイ１００はさらに、第１のハイサイド・ダイオード１２５と、第１のローサイド・ダイオード１３０との間に形成された第１の絶縁トレンチ１８０‐１を含む。ＴＶＳアレイ１００はさらに、第２のハイサイド・ダイオード１４０と、第１のローサイド・ダイオード１４５との間に形成された第２の絶縁トレンチ１８０‐２を含む。絶縁トレンチは、ハイサイド・ダイオードと、ローサイド・ダイオードとによって形成された、複数のＰＮ接合の間に内蔵して形成される寄生ＮＰＮもしくはＰＮＰトランジスタのラッチアップを防止する。
図５は、本発明の別のＴＶＳアレイの新規の改良された実装の断面図である。図５の装置１００′は、図４の装置１００と類似したものであるが、装置１００′に追加のトレンチがある点で異なり、これにより、より良い絶縁が提供される。トレンチ１８０′‐１および１８０′‐２は、ローサイド・ダイオードを、中央のツェナーダイオード領域から分離し、それゆえ、Ｎ＋領域１５５、Ｐボディ１６０、ならびにローサイド・ダイオード陰極領域１３５‐Ｎおよび１４５‐Ｎによって構成される基板面方向のＮＰＮを絶縁破壊する。
図６は、ラッチアップが排除されるため、スナップバックが有意に低減された、ＥＳＤ保護作用、もしくは、ＴＶＳ作用を図解するＩ‐Ｖグラフである。Ｉ‐Ｖグラフに図解されるように、Ｉ‐Ｖ曲線２１０は、寄生ＮＰＮもしくはＰＮＰトランジスタのラッチアップに起因した急激なスナップバックを示しており、これらのトランジスタはＴＶＳアレイにおける基板の異なるドープ領域の間の高い電圧および電流でオンしそうである。絶縁トレンチ１８０‐１および１８０‐２を用いることで、ラッチアップ現象が排除され、スナップバックが大いに低減される。曲線２１０に示されるようなＩ‐Ｖ曲線は、スナップバックが生じた際の急激な電圧変化に起因したシステムの不安定性が過度に引き起こされることでこの様になる。
本発明は、目下のところ好ましい実施形態に関して記載されているが、その様な開示が限定として解釈されるべきでは無いことが理解されるだろう。さまざまな代替形態および変形形態が、上記開示を読んだ後で当業者には明らかとなるだろう。従って、添付の請求項は、本発明の趣旨と範囲内にある全ての変更形態および変形形態を包含するものとして解釈されることを意図している。

Claims (21)

  1. 半導体基板に複数のＰＮ接合を構成するために、複数の異なる導電型の複数のドーパント領域として形成された、複数のダイオードと、
    寄生ＰＮＰもしくはＮＰＮトランジスタを絶縁するために前記複数のダイオードの間に配置され、前記寄生ＰＮＰもしくはＮＰＮトランジスタが、前記半導体基板にある複数の異なる導電型の前記複数のドープされた領域の間でラッチアップするのを防止する、絶縁トレンチと、
    を含む、
    過渡電圧サプレッサ（ＴＶＳ）アレイ。
  2. 前記複数のＰＮ接合が、前記半導体基板に垂直方向の複数のＰＮ接合として形成され、
    第１の電気伝導性タイプの電極および第２の電気伝導性タイプの電極が、前記半導体基板の上表面と、底表面とに別々に配置された高電圧および低電圧へとそれぞれ結合する、
    請求項１のＴＶＳアレイ。
  3. ２つの前記絶縁トレンチの間に配置され、前記半導体基板においてより大きな横方向の幅を有する、ツェナーダイオードを構成するための少なくとも２つの垂直方向に積層されたＰＮ接合を、さらに含む請求項１のＴＶＳアレイ。
  4. 前記ツェナーダイオードがさらに、前記ツェナーダイオードの直接隣に配置され、前記ツェナーダイオードを前記ＴＶＳアレイの別の前記複数のダイオードから絶縁する２つの絶縁トレンチによって絶縁され、それによって前記ラッチアップが防止される、
    請求項３のＴＶＳアレイ。
  5. 少なくも２つの入力／出力（Ｉ／Ｏ）接合パッドをさらに含み、
    ハイサイド・ダイオードおよびローサイド・ダイオードとしてそれぞれ機能し、絶縁トレンチによって絶縁される２つのＰＮ接合と、各接合パッドが結合し、
    各前記Ｉ／Ｏ接合パッドが、前記絶縁トレンチを覆う絶縁層にかぶせられる、
    請求項１のＴＶＳアレイ。
  6. 前記半導体基板がさらに、Ｎ型エピタキシャル層を支持するＮ型基板を含み、ここで、前記複数のＰＮ接合が複数の垂直方向ＰＮ接合として前記半導体基板に形成され、
    高電圧と結合するための陽極電極が前記基板の底表面に配置され、低電圧と結合するための陰極電極が前記基板の上表面に配置される、
    請求項１のＴＶＳアレイ。
  7. 前記半導体基板がさらに、前記Ｎ型エピタキシャル層において、２つの前記絶縁トレンチの間に配置されたＰ‐ボディ領域を含み、
    ここで、前記ボディ領域がさらに、２つの前記絶縁トレンチの間のツェナーダイオードを構成する垂直方向に積層された複数のＰＮ接合を形成するようにツェナーＮ‐ドープ領域を取り囲む、
    請求項６のＴＶＳアレイ。
  8. 前記半導体基板がさらに、前記Ｎ型エピタキシャル層において、２つの前記絶縁トレンチの間に配置されたＰ‐ボディ領域を含み、
    ここで、前記ボディ領域がさらに、前記ＴＶＳアレイのローサイド・ダイオードとして機能するために、前記Ｐ‐ボディとＰＮ接合を形成するようにＮ‐ドープ領域を取り囲む、
    請求項６のＴＶＳアレイ。
  9. 第１の導電型のエピタキシャル層を支持する半導体基板の上に配置された、過渡電圧サプレッサ（ＴＶＳ）アレイであって、
    ここで、
    前記ＴＶＳアレイがさらに、
    前記エピタキシャル層に開口された複数の絶縁トレンチであって、２つの前記トレンチの間にある前記エピタキシャル層に第２の導電型のボディ領域を備える、複数の絶縁トレンチと、
    過渡電圧を抑制するために過渡電流を運ぶ垂直方向に積層された複数のＰＮ接合を含むツェナーダイオードを構成するための、前記ボディ領域にある、前記第１の導電型のツェナードープ領域と、
    を含む、
    過渡電圧サプレッサ（ＴＶＳ）アレイ。
  10. 前記ツェナーダイオードがさらに、前記ツェナーダイオードを前記ＴＶＳアレイの別のＰＮ接合から絶縁するために、前記ツェナーダイオードに直接隣接して配置された２つの絶縁トレンチによって絶縁され、それによってラッチアップが防止される、
    請求項９のＴＶＳアレイ。
  11. 前記ボディ領域がさらに、ローサイド・ダイオードを構成するために、前記第１の導電型のローサイド・ダイオード・ドープ領域を含み、
    前記エピタキシャル層がさらに、前記ローサイド・ダイオードと入力‐出力（Ｉ／Ｏ）接合パッドを介して電気的に結合するハイサイド・ダイオードを構成するために、前記エピタキシャル層とＰＮ接合を形成する前記第２の導電型のドープ領域を含む、
    請求項９のＴＶＳアレイ。
  12. 前記エピタキシャル層がさらに、
    複数のダイオードを構成する複数の垂直方向のＰＮ接合をその中に含み、
    前記半導体基板の上表面と、底表面とに別々に配置された、高電圧と低電圧とにそれぞれ結合するための第１および第２の電気伝導性タイプの電極と、電気的に結合する、
    請求項９のＴＶＳアレイ。
  13. 前記半導体基板がさらに、
    前記半導体基板の複数の垂直方向ＰＮ接合として前記Ｎ型エピタキシャル層に複数のＰＮ接合を形成するために、Ｎ型エピタキシャル層を支持するＮ型基板を含み、
    高電圧と結合するための陽極電極が前記基板の底表面に配置され、低電圧と結合するための陰極電極が前記基板の上表面に配置される、
    請求項９のＴＶＳアレイ。
  14. 前記ボディ領域が、前記Ｎ型エピタキシャル層において、２つの前記絶縁トレンチの間に配置されたＰ‐ボディ領域であり、
    ここで、前記ボディ領域がさらに、２つの前記絶縁トレンチの間のツェナーダイオードを構成する垂直方向に積層された複数のＰＮ接合を形成するようにツェナーＮ‐ドープ領域を取り囲む、
    請求項１３のＴＶＳアレイ。
  15. 前記ボディ領域が、前記Ｎ型エピタキシャル層において、２つの前記絶縁トレンチの間に配置されたＰ‐ボディ領域であり、
    ここで、前記ボディ領域はさらに、前記ＴＶＳアレイのローサイド・ダイオードとして機能するために、前記Ｐ‐ボディとＰＮ接合を形成するようにＮ‐ドープ領域を取り囲む、
    請求項１３のＴＶＳアレイ。
  16. 垂直方向半導体電源装置を製造するための製造処理に実質的に従う、過渡電圧サプレッサ（ＴＶＳ）アレイを製造するための方法であって、
    半導体基板において第１の導電型のエピタキシャル層に複数の絶縁トレンチを開口し、それに続いて、２つの前記絶縁トレンチの間に第２の導電型を有するボディ領域をドープするために、ボディマスクを適用するステップと、
    複数のダイオードを構成する前記第１の導電型の複数のドープ領域を注入するために、ソースマスクを適用するステップと、
    を含み、
    ここで、前記複数の絶縁トレンチは、寄生ＰＮＰもしくはＮＰＮトランジスタを絶縁し、前記寄生ＰＮＰもしくはＮＰＮトランジスタが複数の異なる導電型の前記複数のドープ領域の間でラッチアップするのを防止する、
    方法。
  17. 前記複数の絶縁トレンチを横断する複数の入力‐出力（ＩＯ）接合パッドを用いて、前記ボディ領域に取り囲まれた前記複数のローサイド・ダイオードに結合する、前記エピタキシャル層を備えた複数のハイサイド・ダイオードを構成するために、前記ボディ領域から離して、前記第２の導電型の複数のドープ領域を注入するための接合マスクを適用するステップ、をさらに含む、
    請求項１６の方法。
  18. 複数のダイオードを構成する、前記第１の導電型の複数のドープ領域を注入する前記ステップが、
    より大きな幅を有するツェナードープ領域を形成するステップをさらに含み、
    ここで、前記ツェナードープ領域は、前記エピタキシャル層にある前記ボディ領域と共にツェナーダイオードとして機能するための垂直方向に積層された複数のＰＮ接合を含む、
    請求項１６の方法。
  19. 複数の絶縁トレンチを開口する前記ステップがさらに、
    異なる複数の導電型の前記複数のドープ領域の間の前記ラッチアップを防止するために、前記ツェナーダイオードに直接隣接して、前記ツェナーダイオードを絶縁するための複数の絶縁トレンチを開口するステップ、を含む、
    請求項１８の方法。
  20. 前記ＴＶＳアレイのための電極として機能するように、前記基板の底表面に金属層を堆積するステップ、
    をさらに含む、請求項１６の方法。
  21. 前記基板の上表面に金属層を堆積するステップと、
    前記半導体基板の前記底表面に形成された電極とは反対の導電性を持った前記ＴＶＳアレイのための電極として働き、複数の入力‐出力接合パッドとして機能する前記金属層をパターニングするステップと、
    をさらに含む、
    請求項１６の方法。
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