TWI580002B

TWI580002B - 暫態電壓抑制元件及其製造方法

Info

Publication number: TWI580002B
Application number: TW104127808A
Authority: TW
Inventors: 黃宗義; 羅國軒
Original assignee: 立錡科技股份有限公司
Priority date: 2015-08-26
Filing date: 2015-08-26
Publication date: 2017-04-21
Also published as: TW201709471A

Description

暫態電壓抑制元件及其製造方法

本發明係有關一種暫態電壓抑制(transient voltage suppression,TVS)元件及其製造方法，特別是指一種用以改善側面電容效應以及寄生電晶體效應之暫態電壓抑制元件及其製造方法。

習知的TVS元件是一種靜電放電(electro-static discharge, ESD)保護元件，包含一齊納(Zener )二極體與至少一PN二極體的電路。相關的技術請參閱美國專利 US 5,880,511以及美國專利申請案2007/0073807。在習知技術中，TVS元件通常具有高電容，此高電容限制了反應時間。尤其在當限制電壓(clampvoltage)相對較低的狀況下，高電容不僅會限制TVS元件的反應時間，同時也使得限制電壓不穩定。

有鑑於此，為改善此高電容的狀況，本發明即針對上述先前技術之不足，提出一種暫態電壓抑制元件及其製造方法，用以改善側面電容效應以及寄生電晶體效應。

就其中一個觀點言，本發明提供了一種暫態電壓抑制(transientvoltage suppression, TVS)元件，係具有一第一端點、一第二端點、與一第三端點之一三端點元件，用以限制該第一端點與該第二端點間之電壓不超過一限制電壓，以保護耦接於該第一端點與該第二端點間之一受保護元件，該TVS元件包含：一半導體基板；一P型磊晶層，形成於該半導體基板上，並與該半導體基板連接；一第一P型井區，形成於該P型磊晶層中；一第二P型井區，形成於該P型磊晶層中；一第一N型井區，形成於該P型磊晶層中，且於一橫向上，該第一N型井區隔開該第一P型井區及該第二P型井區；一第二N型井區，形成於該P型磊晶層中，且由該第二P型井區所環繞；一淡摻雜區，形成於該P型磊晶層中，且介於該第二P型井區與該第二N型井區之間，並連接且隔開該第二P型井區與該第二N型井區，且環繞該第二N型井區；一P型淡摻雜區，形成於該P型磊晶層中，與該第一N型井區連接，且由該第一N型井區所環繞；一N型淡摻雜區，形成於該第一N型井區中，不與該P型淡摻雜區連接，並環繞該P型淡摻雜區，其中，該N型淡摻雜區具有一內圈表面與一外圈表面，其中，該內圈表面之任一點至該P型淡摻雜區的最短距離，小於該外圈表面之任一點至該第一N型井區外圍的最短距離；一N型埋層，形成於該半導體基板與該P型磊晶層中，該N型埋層包括該半導體基板與該P型磊晶層間之一接面，且於一縱向上，該N型埋層分別與該第一N型井區、該N型淡摻雜區、及該P型淡摻雜區連接；一隔絕區，形成於該P型磊晶層上；一P型區，形成於該第一P型井區中；一第一N型接觸區，形成於該P型區中，用以電連接該第三端點；一第一P型接觸區，形成於該第一P型井區中，用以電連接該第二端點；一第二N型接觸區，形成於該第一P型井區中，用以電連接該第二端點，且與該第一P型接觸區在該橫向上鄰接，其中該第二N型接觸區與該第一P型接觸區所結合的區域，及該第一N型接觸區之間，由該第一P型井區、該隔絕區、與該P型區隔開；一第三N型接觸區，形成於該第一N型井區中，用以電連接該第三端點；一第二P型接觸區，形成於該P型淡摻雜區中，用以電連接該第一端點；一第三P型接觸區，形成於該第二P型井區中，用以電連接該第二端點；以及一第四N型接觸區，形成於該第二N型井區中，用以電連接該第一端點；其中，一齊納(Zener)二極體包括該第一P型井區、該P型區、該第一N型接觸區、該第二N型接觸區、與該第一P型接觸區，一第一PN二極體包括該第一N型井區、該P型淡摻雜區、該N型淡摻雜區、該N型埋層、該第三N型接觸區、與該第二P型接觸區，一第二PN二極體包括該第二P型井區、該第二N型井區、該淡摻雜區、該第三P型接觸區、與該第四N型接觸區；其中，該第一PN二極體與該齊納二極體串聯，該第二PN二極體與串聯之該第一PN二極體及該齊納二極體並聯。

就另一個觀點言，本發明提供了一種暫態電壓抑制(transient voltage suppression, TVS)元件之製造方法，該TVS元件係具有一第一端、一第二端點、與一第三端點之一三端點元件，用以限制該第一端點與該第二端點間之電壓不超過一限制電壓，以保護耦接於該第一端點與該第二端點間之一受保護元件，該TVS元件之製造方法包含：提供一半導體基板；形成一P型磊晶層於該半導體基板上，並與該半導體基板連接；形成一第一P型井區於該P型磊晶層中；形成一第二P型井區於該P型磊晶層中；形成一第一N型井區於該P型磊晶層中，且於一橫向上，該第一N型井區隔開該第一P型井區及該第二P型井區；形成一第二N型井區於該P型磊晶層中，且由該第二P型井區所環繞；形成一淡摻雜區於該P型磊晶層中，且介於該第二P型井區與該第二N型井區之間，並連接且隔開該第二P型井區與該第二N型井區，且環繞該第二N型井區；形成一P型淡摻雜區於該P型磊晶層中，與該第一N型井區連接，且由該第一N型井區所環繞；形成一N型淡摻雜區於該第一N型井區中，不與該P型淡摻雜區連接，並環繞該P型淡摻雜區，其中，該N型淡摻雜區具有一內圈表面與一外圈表面，其中，該內圈表面之任一點至該P型淡摻雜區的最短距離，小於該外圈表面之任一點至該第一N型井區外圍的最短距離；形成一N型埋層於該半導體基板與該P型磊晶層中，該N型埋層包括該半導體基板與該P型磊晶層間之一接面，且於一縱向上，該N型埋層分別與該第一N型井區、該N型淡摻雜區、及該P型淡摻雜區連接；形成一隔絕區於該P型磊晶層上；形成一P型區於該第一P型井區中；形成一第一N型接觸區於該P型區中，用以電連接該第三端點；形成一第一P型接觸區於該第一P型井區中，用以電連接該第二端點；形成一第二N型接觸區於該第一P型井區中，用以電連接該第二端點，且與該第一P型接觸區在該橫向上鄰接，其中該第二N型接觸區與該第一P型接觸區所結合的區域，及該第一N型接觸區之間，由該第一P型井區、該隔絕區、與該P型區隔開；形成一第三N型接觸區於該第一N型井區中，用以電連接該第三端點；形成一第二P型接觸區於該P型淡摻雜區中，用以電連接該第一端點；形成一第三P型接觸區於該第二P型井區中，用以電連接該第二端點；以及形成一第四N型接觸區於該第二N型井區中，用以電連接該第一端點；其中，一齊納(Zener)二極體包括該第一P型井區、該P型區、該第一N型接觸區、該第二N型接觸區、與該第一P型接觸區，一第一PN二極體包括該第一N型井區、該P型淡摻雜區、該N型淡摻雜區、該N型埋層、該第三N型接觸區、與該第二P型接觸區，一第二PN二極體包括該第二P型井區、該第二N型井區、該淡摻雜區、該第三P型接觸區、與該第四N型接觸區；其中，該第一PN二極體與該齊納二極體串聯，該第二PN二極體與串聯之該第一PN二極體及該齊納二極體並聯。

在其中一種較佳的實施例中，其中該第一PN二極體具有一第一PN接面，位於該P型淡摻雜區與該N型埋層之間。

在其中一種較佳的實施例中，該第一PN二極體具有一第二PN接面，位於該P型淡摻雜區與該第一N型井區之間。

在其中一種較佳的實施例中，該形成一淡摻雜區於該P型磊晶層中之步驟包含：以遮罩遮蔽一淡摻雜定義區，以阻擋形成該第二P型井區之一離子植入製程步驟之加速離子植入該淡摻雜定義區；以及以高溫製程步驟使該第二P型井區中之P型雜質與該第二N型井區中之N型雜質擴散至該淡摻雜定義區而形成該淡摻雜區。

在其中一種較佳的實施例中，該形成一P型淡摻雜區於該P型磊晶層中之步驟包含：以遮罩遮蔽一P型淡摻雜定義區，以阻擋形成該第一N型井區之一離子植入製程步驟之加速離子植入該P型淡摻雜定義區。

在其中一種較佳的實施例中，該形成一N型淡摻雜區於該第一N型井區中之步驟包含：以遮罩遮蔽一N型淡摻雜定義區，以阻擋形成第一N型井區之一離子植入製程步驟之加速離子植入該N型淡摻雜定義區；以及以高溫製程步驟使該第一N型井區中之N型雜質擴散至該N型淡摻雜定義區而形成該N型淡摻雜區。

底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。

請參閱第1A-1E圖，顯示本發明的第一個實施例。第1A圖顯示暫態電壓抑制(transient voltage suppression, TVS)元件20的電路示意圖，如第1A圖所示，TVS元件20係具有第一端點T1、第二端點T2、與第三端點T3之三端點元件，其中，第一端點T1、第二端點T2、與第三端點T3例如但不限於分別電連接至輸入/輸出接點I/O、接地電位GND、與內部供應電壓VDD。TVS元件20用以限制第一端點T1與第二端點T2間之電壓不超過限制電壓(clamp voltage)，以保護耦接於第一端點T1與第二端點T2間之受保護元件 5。TVS元件20包含齊納(Zener)二極體2、第一PN二極體3、與第二PN二極體4。其中，PN二極體3與齊納二極體2串聯，且PN二極體4與串聯之PN二極體3及齊納二極體2並聯。

第1B與1C圖分別顯示TVS元件20的剖視示意圖與上視示意圖，如第1B圖所示，TVS元件20包含：半導體基板21、N型埋層22、P型磊晶層23、P型淡摻雜區23a、N型淡摻雜區23b、淡摻雜區23c、第一P型井區24a、第二P型井區24b、第一N型井區25a、第二N型井區25b、隔絕區26、P型區27、第一N型接觸區28a、第一P型接觸區29a、第二N型接觸區28b、第三N型接觸區28c、第二P型接觸區29b、第三P型接觸區29c、以及第四N型接觸區28d。

其中，齊納二極體 2包括第一P型井區24a、P型區27、第一N型接觸區28a、第二N型接觸區28b、與第一P型接觸區29a。第一PN二極體3包括第一N型井區25a、P型淡摻雜區23a、N型淡摻雜區23b、N型埋層22、第三N型接觸區28c、與第二P型接觸區29b。第二PN二極體4包括第二P型井區24b、第二N型井區25b、淡摻雜區23c、第三P型接觸區29c、與第四N型接觸區28d；其中，第一PN二極體 3與齊納二極體 2串聯，第二PN二極體4與串聯之第一PN二極體3及齊納二極體2並聯。

在本實施例中，參照剖視示意圖第1B圖、上視示意圖第1C圖與第1D圖，其中，為清楚顯示並便於說明，上視示意圖第1C圖未顯示隔絕區26，而上視示意圖第1D圖僅顯示隔絕區26與第一N型接觸區28a、第二N型接觸區28b、第三N型接觸區28c、第四N型接觸區28d、第一P型接觸區29a、第二P型接觸區29b、與第三P型接觸區29c。P型磊晶層23形成於半導體基板21上，並與半導體基板21連接。第一P型井區24a形成於P型磊晶層23中。第二P型井區24b形成於P型磊晶層23中。第一N型井區25a形成於P型磊晶層23中，且於橫向上(如圖中粗黑實線箭號所示方向)，第一N型井區25a隔開第一P型井區24a及第二P型井區24b。第二N型井區25b形成於P型磊晶層23中，且由第二P型井區24b所環繞。淡摻雜區23c形成於P型磊晶層23中，且介於第二P型井區24b與第二N型井區25b之間，並連接且隔開第二P型井區24b與第二N型井區25b，且環繞第二N型井區25b。P型淡摻雜區23a形成於P型磊晶層23中，與第一N型井區25a連接，且由第一N型井區25a所環繞。N型淡摻雜區23b形成於第一N型井區25a中，不與P型淡摻雜區23a連接，並環繞P型淡摻雜區23a。

其中，N型淡摻雜區23b具有內圈表面23bi與外圈表面23bo，其中，內圈表面23bi之任一點至P型淡摻雜區23a的最短距離，小於外圈表面23bo之任一點至第一N型井區25a外圍25ao的最短距離。N型埋層22形成於半導體基板21與P型磊晶層23中。N型埋層22包括半導體基板21與P型磊晶層23間之接面21a，且於縱向(如圖中粗黑虛線箭號所示方向)上， N型埋層22分別與第一N型井區25a、N型淡摻雜區23b、及P型淡摻雜區23a連接。隔絕區26形成於P型磊晶層23上，用以作為電性隔絕。P型區27形成於第一P型井區24a中。第一N型接觸區28a形成於P型區27中，用以電連接第三端點T3。第一P型接觸區29a形成於第一P型井區24a中，用以電連接第二端點T2。第二N型接觸區28b形成於第一P型井區24a中，用以電連接第二端點T2，且與第一P型接觸區29a在橫向上鄰接，其中第二N型接觸區28b與第一P型接觸區所結合的區域，及第一N型接觸區之28a間，由第一P型井區24a、隔絕區26、與P型區27隔開。第三N型接觸區28c形成於第一N型井區25a中，用以電連接第三端點T3。第二P型接觸區29b形成於P型淡摻雜區23a中，用以電連接第一端點T1。第三P型接觸區29c形成於第二P型井區24b中，用以電連接第二端點T2。第四N型接觸區28d形成於第二N型井區25b中，用以電連接第一端點T1。

須說明的是，在第1B與第1C圖中，所標示之N型埋層22、N型淡摻雜區23b、與淡摻雜區23c區域為離子植入製程步驟後，高溫製程步驟前之區域，而第1E圖顯示高溫製程步驟後之N型埋層22、N型淡摻雜區23b、與淡摻雜區23c區域。其中顯示N型淡摻雜區23b因周圍第一N型井區25a中之N型雜質熱擴散，使得N型淡摻雜區23b具有N型導電型，且N型雜質濃度較周圍之第一N型井區25a為低。相似地，淡摻雜區23c因周圍第二P型井區24b中之P型雜質熱擴散，與第二N型井區25b中之N型雜質熱擴散，使得淡摻雜區23c之P型雜質濃度與N型雜質濃度皆較周圍之第二P型井區24b與第二N型井區25b為低。

由於N型淡摻雜區23b具有N型雜質濃度較周圍之第一N型井區25a為低，相對於先前技術，降低了PN二極體3中的側面PN接面電容，也就是改善了PN二極體3的側面電容效應；另一方面，也降低了先前技術中寄生電晶體效應。相似地，由於淡摻雜區23c之P型雜質濃度與N型雜質濃度皆較周圍之第二P型井區24b與第二N型井區25b為低，相對於先前技術，降低了PN二極體4中的側面PN接面電容，也就是改善了PN二極體4的側面電容效應；另一方面，也降低了先前技術中寄生電晶體效應。此等皆為本發明優於先前技術的技術特徵之一。

請參閱第2A-2F圖，顯示本發明TVS元件20的製造方法實施例。在本實施例中，首先，如第2A圖所示，提供半導體基板21；接著，以微影製程步驟及離子植入製程步驟，形成N型埋層22的N型雜質植入部分，待後續P型磊晶層23形成後，再以高溫製程步驟使N型埋層22的N型雜質擴散至P型磊晶層23，而形成N型埋層22。接著，如第2B圖所示，形成P型磊晶層23於半導體基板21上，並與半導體基板21連接。接著，如第2C圖所示，以微影製程步驟及離子植入製程步驟，其中，微影製程步驟例如但不限於包含形成光阻層24c作為遮罩，而形成第一P型井區24a與第二P型井區24b於P型磊晶層23中。

接著，如第2D圖所示，以微影製程步驟及離子植入製程步驟，其中，微影製程步驟例如但不限於包含形成光阻層25c作為遮罩，而形成第一N型井區25a與第二N型井區25b於P型磊晶層23中，且於橫向(如圖中粗黑實線箭號所示方向)上，第一N型井區25a隔開第一P型井區24a及第二P型井區24b。而第二N型井區25b由第二P型井區24b所環繞。請繼續參閱第2D圖，將P型淡摻雜區23a、N型淡摻雜區23b、與淡摻雜區23c所定義的區域以光阻層25c作為遮罩，阻擋離子植入製程步驟之加速離子植入上述定義的區域，並於後續的高溫製程步驟中，形成P型淡摻雜區23a、N型淡摻雜區23b、與淡摻雜區23c。

接下來，如第2E圖所示，形成隔絕區26於P型磊晶層23上，以作為電性隔絕之用。形成P型區27於第一P型井區24a中。形成第一N型接觸區28a於P型區27中，用以電連接第三端點T3。形成第一P型接觸區29a於第一P型井區24a中，用以電連接第二端點T2。形成第二N型接觸區28b於第一P型井區24a中，用以電連接第二端點T2，且與第一P型接觸區29a在橫向上鄰接，其中第二N型接觸區28b與第一P型接觸區29a所結合的區域，及第一N型接觸區28a之間，由第一P型井區24a、隔絕區26、與P型區27隔開。形成第三N型接觸區28c於第一N型井區25a中，用以電連接第三端點T3。形成第二P型接觸區29b於P型淡摻雜區23a中，用以電連接第一端點T1。形成第三P型接觸區29c於第二P型井區24b中，用以電連接第二端點T2。形成第四N型接觸區28d於第二N型井區25b中，用以電連接第一端點T1。其中，N型淡摻雜區23b於第一N型井區25a中，不與P型淡摻雜區23a連接，並環繞P型淡摻雜區23a，其中，N型淡摻雜區23b具有內圈表面23bi與外圈表面23bo(請參閱第1B圖)，其中，內圈表面23bi之任一點至P型淡摻雜區23a的最短距離(例如第2E圖所示之距離d)，小於外圈表面23bo之任一點至第一N型井區25a外圍的最短距離(例如第2E圖所示之距離D)。

接下來，請參閱第2F圖，以高溫製程步驟形成淡摻雜區23c、N型淡摻雜區23b、與N型埋層22。須說明的是，高溫製程步驟視熱預算(thermal budget)而定，不需要為同一道製程度步驟，而可以為分散的製程步驟，亦可以整合於其他高溫製程步驟，如形成氧化層等製程步驟中，此為本領域中具有通常知識者所熟知，且非本案重點，在此不予贅述。

因此，形成N型淡摻雜區23b於第一N型井區25a中之步驟例如包含：以遮罩(例如為光阻層25c)遮蔽N型淡摻雜定義區，以阻擋形成第一N型井區25a之離子植入製程步驟之加速離子植入N型淡摻雜定義區；以及以高溫製程步驟使第一N型井區25a中之N型雜質擴散至N型淡摻雜定義區而形成N型淡摻雜區23b。而形成P型淡摻雜區23a於P型磊晶層23中之步驟包含：以遮罩遮蔽P型淡摻雜定義區(例如為光阻層24c 與25c)，以阻擋形成第一P型井區24a、第二P型井區24b、與第一N型井區25a之離子植入製程步驟之加速離子植入該P型淡摻雜定義區。形成淡摻雜區23c於P型磊晶層23中之步驟包含：以遮罩(例如為光阻層24c)遮蔽淡摻雜定義區，以阻擋形成第二P型井區24b之離子植入製程步驟之加速離子植入淡摻雜定義區；以及以高溫製程步驟使第二P型井區24b中之P型雜質與該第二N型井區25b中之N型雜質擴散至淡摻雜定義區而形成淡摻雜區23c。

請參閱第3A與第3B圖，顯示根據本發明與先前技術的雜質濃度分布曲線圖。如第3A圖所示，顯示在縱向上，以AA’切線顯示其雜質濃度分布，可以看出，先前技術的PN接面在較淺的區域，相當於本發明實施例TVS元件200 的第二P型接觸區29b與P型淡摻雜區23a(先前技術此處並非P型導電型，而是N型)的縱向上接面處，且其P與N雜質的濃度都較高。相對地，根據本發明之PN接面在較深的區域，也就是本發明實施例TVS元件200 的P型淡摻雜區23a與N型埋層22在縱向上的接面處(如第2F圖所示之第一PN接面)，且其P與N雜質的濃度都較低，可以降低PN二極體3的側面電容效應；另一方面，也降低了先前技術中寄生電晶體效應。

如第3B圖所示，顯示在橫向上，以BB’切線顯示其雜質濃度分布，可以看出，先前技術在橫向上的PN接面其P與N雜質的濃度都較高。相對地，根據本發明之PN接面所在的區域，也就是本發明實施例TVS元件200 的P型淡摻雜區23a與第一N型井區25a的橫向上的接面處(如第2F圖所示之第二PN接面)，且其P與N雜質的濃度都較低，可以降低PN二極體3的側面電容效應；另一方面，也降低了先前技術中寄生電晶體效應。也就是說，第一PN二極體3具有第一PN接面，位於P型淡摻雜區23a與N型埋層22之間。而第一PN二極體具3有第二PN接面，位於P型淡摻雜區23a與第一N型井區25a之間。

請參閱第4A與第4B圖，顯示根據本發明與先前技術的電性曲線圖。如第4A圖所示，比較先前技術與本發明的TVS元件於操作時之電容，可以看出在相同的施加電壓下，根據本發明之TVS元件電容較低。如第4B圖所示，比較先前技術與本發明的TVS元件於操作時之漏電流，並顯示其耐壓，可以看出根據本發明之TVS元件可以承受較高的測試電壓。

以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如電壓調整區等；又如，離子植入製程步驟可以為其他製程步驟所取代，例如擴散製程步驟等。本發明的範圍應涵蓋上述及其他所有等效變化。

2 齊納(Zener)二極體 3 第一PN 二極體 4 第二PN 二極體 20 TVS 元件 21 半導體基板 21a 接面 22 N 型埋層 23a P 型淡摻雜區 23b N 型淡摻雜區 23bi 內圈表面 23bo 外圈表面 23c 淡摻雜區 24a 第一P 型井區 24b 第二P 型井區 24c, 25c 光阻層 25a 第一N 型井區 25ao 外圍 25b 第二N 型井區 26 隔絕區 27 P 型區 28a 第一N 型接觸區 28b 第二N 型接觸區 28c 第三N 型接觸區 28d 第四N 型接觸區 29a 第一P 型接觸區 29b 第二P 型接觸區 29c 第三P 型接觸區 AA’, BB’ 切線 GND 接地電位 I/O 輸入/輸出接點 VDD 內部供應電壓

第1A-1E圖顯示本發明的第一個實施例。第2A-2F圖顯示本發明TVS元件20的製造方法實施例。第3A-3B圖顯示根據本發明與先前技術的雜質濃度分布曲線圖。第4A-4B圖顯示根據本發明與先前技術的電性曲線圖。

2 齊納(Zener)二極體 3 第一PN二極體 4 第二PN二極體 20 TVS元件 21 半導體基板 21a 接面 22 N型埋層 23a P型淡摻雜區 23b N型淡摻雜區 23bi 內圈表面 23bo 外圈表面 23c 淡摻雜區 24a 第一P型井區 24b 第二P型井區 25a 第一N型井區 25ao 外圍 25b 第二N型井區 26 隔絕區 27 P型區 28a 第一N型接觸區 28b 第二N型接觸區 28c 第三N型接觸區 28d 第四N型接觸區 29a 第一P型接觸區 29b 第二P型接觸區 29c 第三P型接觸區 GND 接地電位 I/O 輸入/輸出接點 VDD 內部供應電壓

Claims

一種暫態電壓抑制(transient voltage suppression, TVS)元件，係具有一第一端點、一第二端點、與一第三端點之一三端點元件，用以限制該第一端點與該第二端點間之電壓不超過一限制電壓，以保護耦接於該第一端點與該第二端點間之一受保護元件，該TVS元件包含：一半導體基板；一P型磊晶層，形成於該半導體基板上，並與該半導體基板連接；一第一P型井區，形成於該P型磊晶層中；一第二P型井區，形成於該P型磊晶層中；一第一N型井區，形成於該P型磊晶層中，且於一橫向上，該第一N型井區隔開該第一P型井區及該第二P型井區；一第二N型井區，形成於該P型磊晶層中，且由該第二P型井區所環繞；一淡摻雜區，形成於該P型磊晶層中，且介於該第二P型井區與該第二N型井區之間，並連接且隔開該第二P型井區與該第二N型井區，且環繞該第二N型井區；一P型淡摻雜區，形成於該P型磊晶層中，與該第一N型井區連接，且由該第一N型井區所環繞；一N型淡摻雜區，形成於該第一N型井區中，不與該P型淡摻雜區連接，並環繞該P型淡摻雜區，其中，該N型淡摻雜區具有一內圈表面與一外圈表面，其中，該內圈表面之任一點至該P型淡摻雜區的最短距離，小於該外圈表面之任一點至該第一N型井區外圍的最短距離；一N型埋層，形成於該半導體基板與該P型磊晶層中，該N型埋層包括該半導體基板與該P型磊晶層間之一接面，且於一縱向上，該N型埋層分別與該第一N型井區、該N型淡摻雜區、及該P型淡摻雜區連接；一隔絕區，形成於該P型磊晶層上；一P型區，形成於該第一P型井區中；一第一N型接觸區，形成於該P型區中，用以電連接該第三端點；一第一P型接觸區，形成於該第一P型井區中，用以電連接該第二端點；一第二N型接觸區，形成於該第一P型井區中，用以電連接該第二端點，且與該第一P型接觸區在該橫向上鄰接，其中該第二N型接觸區與該第一P型接觸區所結合的區域，及該第一N型接觸區之間，由該第一P型井區、該隔絕區、與該P型區隔開；一第三N型接觸區，形成於該第一N型井區中，用以電連接該第三端點；一第二P型接觸區，形成於該P型淡摻雜區中，用以電連接該第一端點；一第三P型接觸區，形成於該第二P型井區中，用以電連接該第二端點；以及一第四N型接觸區，形成於該第二N型井區中，用以電連接該第一端點；其中，一齊納(Zener)二極體包括該第一P型井區、該P型區、該第一N型接觸區、該第二N型接觸區、與該第一P型接觸區，一第一PN二極體包括該第一N型井區、該P型淡摻雜區、該N型淡摻雜區、該N型埋層、該第三N型接觸區、與該第二P型接觸區，一第二PN二極體包括該第二P型井區、該第二N型井區、該淡摻雜區、該第三P型接觸區、與該第四N型接觸區；其中，該第一PN二極體與該齊納二極體串聯，該第二PN二極體與串聯之該第一PN二極體及該齊納二極體並聯。
如申請專利範圍第1項所述之暫態電壓抑制元件，其中該第一PN二極體具有一第一PN接面，位於該P型淡摻雜區與該N型埋層之間。
如申請專利範圍第1項所述之暫態電壓抑制元件，其中該第一PN二極體具有一第二PN接面，位於該P型淡摻雜區與該第一N型井區之間。
一種暫態電壓抑制(transient voltage suppression, TVS)元件之製造方法，該TVS元件係具有一第一端、一第二端點、與一第三端點之一三端點元件，用以限制該第一端點與該第二端點間之電壓不超過一限制電壓，以保護耦接於該第一端點與該第二端點間之一受保護元件，該TVS元件之製造方法包含：提供一半導體基板；形成一P型磊晶層於該半導體基板上，並與該半導體基板連接；形成一第一P型井區於該P型磊晶層中；形成一第二P型井區於該P型磊晶層中；形成一第一N型井區於該P型磊晶層中，且於一橫向上，該第一N型井區隔開該第一P型井區及該第二P型井區；形成一第二N型井區於該P型磊晶層中，且由該第二P型井區所環繞；形成一淡摻雜區於該P型磊晶層中，且介於該第二P型井區與該第二N型井區之間，並連接且隔開該第二P型井區與該第二N型井區，且環繞該第二N型井區；形成一P型淡摻雜區於該P型磊晶層中，與該第一N型井區連接，且由該第一N型井區所環繞；形成一N型淡摻雜區於該第一N型井區中，不與該P型淡摻雜區連接，並環繞該P型淡摻雜區，其中，該N型淡摻雜區具有一內圈表面與一外圈表面，其中，該內圈表面之任一點至該P型淡摻雜區的最短距離，小於該外圈表面之任一點至該第一N型井區外圍的最短距離；形成一N型埋層於該半導體基板與該P型磊晶層中，該N型埋層包括該半導體基板與該P型磊晶層間之一接面，且於一縱向上，該N型埋層分別與該第一N型井區、該N型淡摻雜區、及該P型淡摻雜區連接；形成一隔絕區於該P型磊晶層上；形成一P型區於該第一P型井區中；形成一第一N型接觸區於該P型區中，用以電連接該第三端點；形成一第一P型接觸區於該第一P型井區中，用以電連接該第二端點；形成一第二N型接觸區於該第一P型井區中，用以電連接該第二端點，且與該第一P型接觸區在該橫向上鄰接，其中該第二N型接觸區與該第一P型接觸區所結合的區域，及該第一N型接觸區之間，由該第一P型井區、該隔絕區、與該P型區隔開；形成一第三N型接觸區於該第一N型井區中，用以電連接該第三端點；形成一第二P型接觸區於該P型淡摻雜區中，用以電連接該第一端點；形成一第三P型接觸區於該第二P型井區中，用以電連接該第二端點；以及形成一第四N型接觸區於該第二N型井區中，用以電連接該第一端點；其中，一齊納(Zener)二極體包括該第一P型井區、該P型區、該第一N型接觸區、該第二N型接觸區、與該第一P型接觸區，一第一PN二極體包括該第一N型井區、該P型淡摻雜區、該N型淡摻雜區、該N型埋層、該第三N型接觸區、與該第二P型接觸區，一第二PN二極體包括該第二P型井區、該第二N型井區、該淡摻雜區、該第三P型接觸區、與該第四N型接觸區；其中，該第一PN二極體與該齊納二極體串聯，該第二PN二極體與串聯之該第一PN二極體及該齊納二極體並聯。
如申請專利範圍第4項所述之暫態電壓抑制元件之製造方法，其中該第一PN二極體具有一第一PN接面，位於該P型淡摻雜區與該N型埋層之間。
如申請專利範圍第4項所述之暫態電壓抑制元件之製造方法，其中該第一PN二極體具有一第二PN接面，位於該P型淡摻雜區與該第一N型井區之間。
如申請專利範圍第4項所述之暫態電壓抑制元件之製造方法，其中該形成一淡摻雜區於該P型磊晶層中之步驟包含：以遮罩遮蔽一淡摻雜定義區，以阻擋形成該第二P型井區之一離子植入製程步驟之加速離子植入該淡摻雜定義區；以及以高溫製程步驟使該第二P型井區中之P型雜質與該第二N型井區中之N型雜質擴散至該淡摻雜定義區而形成該淡摻雜區。
如申請專利範圍第4項所述之暫態電壓抑制元件之製造方法，其中該形成一P型淡摻雜區於該P型磊晶層中之步驟包含：以遮罩遮蔽一P型淡摻雜定義區，以阻擋形成該第一N型井區之一離子植入製程步驟之加速離子植入該P型淡摻雜定義區。
如申請專利範圍第4項所述之暫態電壓抑制元件之製造方法，其中該形成一N型淡摻雜區於該第一N型井區中之步驟包含：以遮罩遮蔽一N型淡摻雜定義區，以阻擋形成第一N型井區之一離子植入製程步驟之加速離子植入該N型淡摻雜定義區；以及以高溫製程步驟使該第一N型井區中之N型雜質擴散至該N型淡摻雜定義區而形成該N型淡摻雜區。