TW201511225A - 暫態電壓抑制元件及其製造方法 - Google Patents

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Tsung-Yi Huang
Wu-Te Weng
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Richtek Technology Corp
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Abstract

本發明提出一種暫態電壓抑制元件及其製造方法，暫態電壓抑制元件包含：導電層；半導體基板，形成於導電層上，具有P型導電型；埋層，形成於半導體基板上，具有N型導電型；輕摻雜層，形成於埋層上，具有P型導電型；覆蓋區，形成於輕摻雜層上，具有P型導電型；以及反向區，形成於覆蓋區上，具有N型導電型；其中，齊納(Zener)二極體包括反向區與覆蓋區，NPN雙極接面電晶體(bipolar iunction transistor,BJT)包括反向區、覆蓋區、輕摻雜層與埋層。

Description

暫態電壓抑制元件及其製造方法
本發明係有關一種暫態電壓抑制元件及其製造方法，特別是指一種降低漏電流之暫態電壓抑制元件及其製造方法。
第1A圖顯示一種典型的暫態電壓抑制元件100與被保護電路/元件1的電路示意圖。如第1A圖所示，暫態電壓抑制元件100與被保護電路/元件1並聯於接觸墊2與接地電位或電源供應電位之間。當暫態電壓抑制元件100與被保護電路/元件1耦接的其中一端接觸到暫態電壓，例如靜電(如第1A圖中閃電符號所示意)，暫態電壓抑制元件100被觸發以抑制電壓，避免高電壓破壞被保護電路/元件1。
舉例而言，暫態電壓抑制元件100如第1B圖顯示，利用齊納(Zener)二極體作為暫態電壓抑制元件100。暫態電壓抑制元件100包含P型半導體基板11、P型井區13、P型覆蓋區15、N型反向區17、與導電層19。在其中一種應用中，導電層19電連接至接地電位，N型反向區17電連接至接觸墊2。當靜電壓超過暫態電壓抑制元件100的齊納崩潰電壓時，產生崩潰現象；此時靜電中的電流I流經暫態電壓抑制元件100，以將電壓接觸電2與接地電位間的跨壓控制於電壓V，使被保護電路/元件1不致接觸到超過電壓V的高電壓。
第3圖中，方形實點所示意之特徵曲線顯示暫態電壓抑制元件100的電壓V-電流I的特徵曲線。如圖所示，當電壓V超過觸發點(約為5V)後，可以釋放靜電的高電流。然而，當電路於正常操作時，例如電壓V為3.3V時，在暫態電壓抑制元件100卻發生漏電流的現象，如第3圖中橢圓虛線所示意。此為暫態電壓抑制元件100中，能階與能階間的穿隧效應(band-to-band tunneling)所造成的漏電流現象。在N型反向區17與P型覆蓋 區15間，尚未發生齊納崩潰之前，發生的能階與能階間的穿隧效應。因此造成漏電流。
有鑑於此，本發明即針對上述先前技術之不足，提出一種暫態電壓抑制元件及其製造方法，可降低暫態電壓抑制元件之漏電流，並可使暫態電壓抑制元件整合於一般半導體元件的保製程中，增加暫態電壓抑制元件的應用範圍。
就其中一觀點言，本發明提供了一種暫態電壓抑制元件，包含：一導電層；一半導體基板，形成於該導電層上，具有P型導電型；一埋層，形成於該半導體基板上，具有N型導電型；一輕摻雜層，形成於該埋層上，具有P型導電型；一覆蓋區，形成於該輕摻雜層上，具有P型導電型；以及一反向區，形成於該覆蓋區上，具有N型導電型；其中，一齊納(Zener)二極體包括該反向區與該覆蓋區，一NPN雙極接面電晶體(bipolar junction transistor,BJT)包括該反向區、該覆蓋區、該輕摻雜層與該埋層。
就另一觀點言，本發明也提供了一種暫態電壓抑制元件製造方法，包含：提供一半導體基板，具有P型導電型，且該半導體基板具有一上表面與一下表面；形成一初始埋層於該上表面下，具有N型導電型；形成一磊晶層於該上表面上，具有P型導電型；形成一覆蓋區於該磊晶層中，具有P型導電型；形成一反向區於該覆蓋區上之該磊晶層中，具有N型導電型；形成一輕摻雜層於該磊晶層中，介於該初始埋層與該覆蓋區之間；將該初始埋層經一熱製程步驟，形成一埋層，具有N型導電型；以及形成一導電層於該下表面下；其中，一齊納(Zener)二極體包括該反向區與該覆蓋區，一NPN雙極接面電晶體(bipolar junction transistor,BJT)包括該反向區、該覆蓋區、該輕摻雜層與該埋層。
在其中一種較佳的實施型態中，該暫態電壓抑制元件更包含一高壓井區，形成於該埋層上，且於一橫向上，與該輕摻雜層連接，具有N型導電型，用以與該輕摻雜層間形成一位障(barrier)。
在其中一種較佳的實施型態中，該反向區、該覆蓋區、與該輕摻雜層形成於一磊晶層中。
在其中一種較佳的實施型態中，該齊納二極體發生齊納崩潰時，一暫態電流流經該NPN BJT，以抑制一暫態電壓。
在其中一種較佳的實施型態中，該覆蓋區之一第一P型雜質淨摻雜濃度，高於該輕摻雜層之一第二P型雜質淨摻雜濃度。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
1‧‧‧被保護電路/元件
2‧‧‧接觸墊
11,21,31‧‧‧半導體基板
13‧‧‧P型井區
15,25,35‧‧‧覆蓋區
17,27,37‧‧‧反向區
19,29,39‧‧‧導電層
22‧‧‧埋層
22a‧‧‧初始埋層
23‧‧‧磊晶層
33‧‧‧輕摻雜層
34‧‧‧高壓井區
100,200,300‧‧‧暫態電壓抑制元件
211‧‧‧上表面
212‧‧‧下表面
I‧‧‧電流
V‧‧‧電壓
第1A圖顯示先前技術之暫態電壓抑制元件100與被保護電路/元件1的電路示意圖。
第1B圖顯示先前技術之暫態電壓抑制元件100之剖視示意圖。
第2A-2F圖顯示本發明的第一個實施例。
第3圖顯示先前技術與根據本發明之暫態電壓抑制元件的電壓-電流特徵曲線。
第4圖顯示本發明的第二個實施例。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第2A-2F圖，顯示本發明第一個實施例，本實施例顯示暫態電壓抑制元件200的製作流程剖面示意圖。如第2A圖所示，首先提供半導體基板21，具有P型導電型，其例如但不限於為P型矽基板，當然亦可以為其他半導體基板；其中，半導體基板21具有上表面211與下表面212。請參閱第2B圖，接著於半導體基板21上表面211下形成初始埋層22a。其中，可利用但不限於離子植入技術，將N型雜質，以加速離子的形式，如本圖中虛線箭號所示意，植入半導體基板21中，以形成N型初始埋層22a於P型半導體基板21中。
接下來請參閱第2C圖，例如但不限於以磊晶製程步驟，形 成磊晶層23於上表面211上，磊晶層23具有P型導電型。磊晶層23材質例如與基板21相同，例如但不限於為P型矽基板與P型矽磊晶層。
再接著請參閱第2D圖，形成覆蓋區25於磊晶層23中，具有P型導電型；形成反向區27於覆蓋區25上之磊晶層23中，具有N型導電型。接著，形成輕摻雜層於磊晶層23中，介於初始埋層22a與覆蓋區25之間，在本實施例中，輕摻雜層例如即為磊晶層23本身。
再接下來請參閱第2E圖，利用熱製程步驟，將初始埋層22a形成埋層22，具有N型導電型。其中，初始埋層22a在熱製程步驟中，N型雜質會由半導體基板21擴散至磊晶層23。如第2E圖中，上表面211由虛線所示意。再接下來請參閱第2F圖，形成導電層29於該半導體基板下。導電層29用以作為半導體基板21的電性接點，在實際的電路中，例如耦接至接地電位或電源供應電位。
暫態電壓抑制元件200包括齊納(Zener)二極體與NPN雙極接面電晶體(bipolar junction transistor,BJT)(如圖中虛線BJT符號與虛線Zener二極體符號所示意)。Zener二極體包括反向區27與覆蓋區25。NPN BJT包括反向區27、覆蓋區25、磊晶層23(即輕摻雜層)與埋層22。
當暫態電壓抑制元件200接觸到超過齊納崩潰電壓的暫態電壓時，前述Zener二極體發生齊納崩潰，並導通前述NPN BJT，使暫態電流流經NPN BJT，以抑制暫態電壓。應用本發明，可利用實際在半導體元件製造上常使用的P型矽基板，不需要另外準備N型半導體基板。且如第3圖所示，星形實點所示意之特徵曲線，顯示暫態電壓抑制元件200的電壓V-電流I的特徵曲線。如圖所示，當電壓V超過觸發點(約為5V)後，可以釋放靜電的高電流。當電路於正常操作時，例如電壓V為3.3V時，相較於習知暫態電壓抑制元件100，暫態電壓抑制元件200可降低漏電流的現象，如第3圖中虛線箭號所示意。此為暫態電壓抑制元件200中，BJT漏電流較低的緣故。其中，覆蓋區25之P型雜質淨摻雜濃度，高於輕摻雜層23之P型雜質淨摻雜濃度。
第4圖顯示本發明第二個實施例。本實施例顯示暫態電壓抑制元件400的剖視示意圖。如第4圖所示，暫態電壓抑制元件300包含：半 導體基板31、埋層32、輕摻雜層33、高壓井區34、覆蓋區35、反向區37、與導電層39。其中，半導體基板31形成於導電層39上，具有P型導電型。埋層32形成於半導體基板31上，具有N型導電型。輕摻雜層33形成於埋層32上，具有P型導電型。覆蓋區35形成於輕摻雜層33上，具有P型導電型。反向區37形成於覆蓋區35上，具有N型導電型。其中，Zener二極體包括反向區37與覆蓋區35，NPN BJT包括反向區37、覆蓋區35、輕摻雜層33與埋層32。本實施例與第一個實例主要的差異在於，高壓井區34形成於埋層32上，且於如圖中虛線箭號所示意之橫向上，與輕摻雜層33連接，具有N型導電型，用以與輕摻雜層33間形成一位障(barrier)，進一步降低漏電流。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如絕緣結構等。本發明的範圍應涵蓋上述及其他所有等效變化。
21‧‧‧半導體基板
22‧‧‧埋層
23‧‧‧磊晶層
25‧‧‧覆蓋區
27‧‧‧反向區
29‧‧‧導電層
200‧‧‧暫態電壓抑制元件

Claims (9)

  1. 一種暫態電壓抑制元件，包含：一導電層；一半導體基板，形成於該導電層上，具有P型導電型；一埋層，形成於該半導體基板上，具有N型導電型；一輕摻雜層，形成於該埋層上，具有P型導電型；一覆蓋區，形成於該輕摻雜層上，具有P型導電型；以及一反向區，形成於該覆蓋區上，具有N型導電型；其中，一齊納(Zener)二極體包括該反向區與該覆蓋區，一NPN雙極接面電晶體(bipolar junction transistor,BJT)包括該反向區、該覆蓋區、該輕摻雜層與該埋層。
  2. 如申請專利範圍第1項所述之暫態電壓抑制元件，更包含一高壓井區，形成於該埋層上，且於一橫向上，與該輕摻雜層連接，具有N型導電型，用以與該輕摻雜層間形成一位障(barrier)。
  3. 如申請專利範圍第1項所述之暫態電壓抑制元件，其中該反向區、該覆蓋區、與該輕摻雜層形成於一磊晶層中。
  4. 如申請專利範圍第1項所述之暫態電壓抑制元件，其中該齊納二極體發生齊納崩潰時，一暫態電流流經該NPN BJT，以抑制一暫態電壓。
  5. 如申請專利範圍第1項所述之暫態電壓抑制元件，其中該覆蓋區之一第一P型雜質淨摻雜濃度，高於該輕摻雜層之一第二P型雜質淨摻雜濃度。
  6. 一種暫態電壓抑制元件製造方法，包含：提供一半導體基板，具有P型導電型，且該半導體基板具有一上表面與一下表面；形成一初始埋層於該上表面下，具有N型導電型；形成一磊晶層於該上表面上，具有P型導電型；形成一覆蓋區於該磊晶層中，具有P型導電型；形成一反向區於該覆蓋區上之該磊晶層中，具有N型導電型；形成一輕摻雜層於該磊晶層中，介於該初始埋層與該覆蓋區之間，具有P型導電型；將該初始埋層經一熱製程步驟，形成一埋層，具有N型導電型；以 及形成一導電層於該下表面下；其中，一齊納(Zener)二極體包括該反向區與該覆蓋區，一NPN雙極接面電晶體(bipolar junction transistor,BJT)包括該反向區、該覆蓋區、該輕摻雜層與該埋層。
  7. 如申請專利範圍第6項所述之暫態電壓抑制元件製造方法，更包含形成一高壓井區於該埋層上該磊晶層中，且於一橫向上，與該輕摻雜層連接，具有N型導電型，用以與該輕摻雜層間形成一位障(barrier)。
  8. 如申請專利範圍第6項所述之暫態電壓抑制元件製造方法，其中該齊納二極體發生齊納崩潰時，一暫態電流流經該NPN BJT，以抑制一暫態電壓。
  9. 如申請專利範圍第6項所述之暫態電壓抑制元件製造方法，其中該覆蓋區之一第一P型雜質淨摻雜濃度，高於該輕摻雜層之一第二P型雜質淨摻雜濃度。
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TWI580002B (zh) * 2015-08-26 2017-04-21 立錡科技股份有限公司 暫態電壓抑制元件及其製造方法

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