CN104465643A - 瞬时电压抑制元件及其制造方法 - Google Patents

Abstract

本发明提出一种瞬时电压抑制元件及其制造方法，瞬时电压抑制元件包含：导电层；半导体基板，形成于导电层上，具有P型导电型；埋层，形成于半导体基板上，具有N型导电型；轻掺杂层，形成于埋层上，具有P型导电型；覆盖区，形成于轻掺杂层上，具有P型导电型；以及反向区，形成于覆盖区上，具有N型导电型；其中，齐纳(Zener)二极管包括反向区与覆盖区，NPN双极接面晶体管(bipolar junction transistor，BJT)包括反向区、覆盖区、轻掺杂层与埋层。

Description

瞬时电压抑制元件及其制造方法

技术领域

本发明涉及一种瞬时电压抑制元件及其制造方法，特别是指一种降低漏电流的瞬时电压抑制元件及其制造方法。

背景技术

图1A显示一种典型的瞬时电压抑制元件100与被保护电路/元件1的电路示意图。如图1A所示，瞬时电压抑制元件100与被保护电路/元件1并联于接触垫2与接地电位或电源供应电位之间。当瞬时电压抑制元件100与被保护电路/元件1耦接的其中一端接触到瞬时电压，例如静电(如图1A中闪电符号所示意)，瞬时电压抑制元件100被触发以抑制电压，避免高电压破坏被保护电路/元件1。

举例而言，瞬时电压抑制元件100如图1B显示，利用齐纳(Zener)二极管作为瞬时电压抑制元件100。瞬时电压抑制元件100包含P型半导体基板11、P型井区13、P型覆盖区15、N型反向区17、与导电层19。在其中一种应用中，导电层19电连接至接地电位，N型反向区17电连接至接触垫2。当静电压超过瞬时电压抑制元件100的齐纳崩溃电压时，产生崩溃现象；此时静电中的电流I流经瞬时电压抑制元件100，以将电压接触电2与接地电位间的跨压控制于电压V，使被保护电路/元件1不致接触到超过电压V的高电压。

图3中，方形实点所示意的特征曲线显示瞬时电压抑制元件100的电压V-电流I的特征曲线。如图所示，当电压V超过触发点(约为5V)后，可以释放静电的高电流。然而，当电路于正常操作时，例如电压V为3.3V时，在瞬时电压抑制元件100却发生漏电流的现象，如图3中椭圆虚线所示意。此为瞬时电压抑制元件100中，能阶与能阶间的穿隧效应(band-to-band tunneling)所造成的漏电流现象。在N型反向区17与P型覆盖区15间，尚未发生齐纳崩溃之前，发生的能阶与能阶间的穿隧效应。因此造成漏电流。

有鉴于此，本发明即针对上述现有技术的不足，提出一种瞬时电压抑制元件及其制造方法，可降低瞬时电压抑制元件的漏电流，并可使瞬时电压抑制元件整合于一般半导体元件的保制程中，增加瞬时电压抑制元件的应用范围。

发明内容

本发明的目的在于克服现有技术的不足与缺陷，提出一种瞬时电压抑制元件及其制造方法，可降低瞬时电压抑制元件的漏电流，并可使瞬时电压抑制元件整合于一般半导体元件的保制程中，增加瞬时电压抑制元件的应用范围。

为达上述目的，就其中一观点言，本发明提供了一种瞬时电压抑制元件，包含：一导电层；一半导体基板，形成于该导电层上，具有P型导电型；一埋层，形成于该半导体基板上，具有N型导电型；一轻掺杂层，形成于该埋层上，具有P型导电型；一覆盖区，形成于该轻掺杂层上，具有P型导电型；以及一反向区，形成于该覆盖区上，具有N型导电型；其中，一齐纳(Zener)二极管包括该反向区与该覆盖区，一NPN双极接面晶体管(bipolar junction transistor，BJT)包括该反向区、该覆盖区、该轻掺杂层与该埋层。

为达上述目的，就另一观点言，本发明也提供了一种瞬时电压抑制元件制造方法，包含：提供一半导体基板，具有P型导电型，且该半导体基板具有一上表面与一下表面；形成一初始埋层于该上表面下，具有N型导电型；形成一外延层于该上表面上，具有P型导电型；形成一覆盖区于该外延层中，具有P型导电型；形成一反向区于该覆盖区上的该外延层中，具有N型导电型；形成一轻掺杂层于该外延层中，介于该初始埋层与该覆盖区之间；将该初始埋层经一热制程步骤，形成一埋层，具有N型导电型；以及形成一导电层于该下表面下；其中，一齐纳(Zener)二极管包括该反向区与该覆盖区，一NPN双极接面晶体管(bipolar junction transistor，BJT)包括该反向区、该覆盖区、该轻掺杂层与该埋层。

在其中一种较佳的实施型态中，该瞬时电压抑制元件更包含一高压井区，形成于该埋层上，且于一横向上，与该轻掺杂层连接，具有N型导电型，用以与该轻掺杂层间形成一位障(barrier)。

在其中一种较佳的实施型态中，该反向区、该覆盖区、与该轻掺杂层形成于一外延层中。

在其中一种较佳的实施型态中，该齐纳二极管发生齐纳崩溃时，一瞬时电流流经该NPN BJT，以抑制一瞬时电压。

在其中一种较佳的实施型态中，该覆盖区的一第一P型杂质净掺杂浓度，高于该轻掺杂层的一第二P型杂质净掺杂浓度。

下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。

附图说明

图1A显示现有技术的瞬时电压抑制元件100与被保护电路/元件1的电路示意图；

图1B显示现有技术的瞬时电压抑制元件100的剖视示意图；

图2A-2F显示本发明的第一个实施例；

图3显示现有技术与根据本发明的瞬时电压抑制元件的电压-电流特征曲线；

图4显示本发明的第二个实施例。

图中符号说明

1          被保护电路/元件

2          接触垫

11，21，31 半导体基板

13P        型井区

15，25，35 覆盖区

17，27，37 反向区

19，29，39 导电层

22         埋层

22a        初始埋层

23         外延层

33         轻掺杂层

34         高压井区

100，200，300 瞬时电压抑制元件

211        上表面

212        下表面

I          电流

V          电压

具体实施方式

本发明中的图式均属示意，主要意在表示制程步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

请参阅图2A-2F，显示本发明第一个实施例，本实施例显示瞬时电压抑制元件200的制作流程剖面示意图。如图2A所示，首先提供半导体基板21，具有P型导电型，其例如但不限于为P型硅基板，当然亦可以为其它半导体基板；其中，半导体基板21具有上表面211与下表面212。请参阅图2B，接着于半导体基板21上表面211下形成初始埋层22a。其中，可利用但不限于离子植入技术，将N型杂质，以加速离子的形式，如本图中虚线箭号所示意，植入半导体基板21中，以形成N型初始埋层22a于P型半导体基板21中。

接下来请参阅图2C，例如但不限于以外延制程步骤，形成外延层23于上表面211上，外延层23具有P型导电型。外延层23材质例如与基板21相同，例如但不限于为P型硅基板与P型硅外延层。

再接着请参阅图2D，形成覆盖区25于外延层23中，具有P型导电型；形成反向区27于覆盖区25上的外延层23中，具有N型导电型。接着，形成轻掺杂层于外延层23中，介于初始埋层22a与覆盖区25之间，在本实施例中，轻掺杂层例如即为外延层23本身。

再接下来请参阅图2E，利用热制程步骤，将初始埋层22a形成埋层22，具有N型导电型。其中，初始埋层22a在热制程步骤中，N型杂质会由半导体基板21扩散至外延层23。如图2E中，上表面211由虚线所示意。再接下来请参阅图2F，形成导电层29于该半导体基板下。导电层29用以作为半导体基板21的电性接点，在实际的电路中，例如耦接至接地电位或电源供应电位。

瞬时电压抑制元件200包括齐纳(Zener)二极管与NPN双极接面晶体管(bipolar junction transistor，BJT)(如图中虚线BJT符号与虚线Zener二极管符号所示意)。Zener二极管包括反向区27与覆盖区25。NPN BJT包括反向区27、覆盖区25、外延层23(即轻掺杂层)与埋层22。

当瞬时电压抑制元件200接触到超过齐纳崩溃电压的瞬时电压时，前述齐纳(Zener)二极管发生齐纳崩溃，并导通前述NPN BJT，使瞬时电流流经NPN BJT，以抑制瞬时电压。应用本发明，可利用实际在半导体元件制造上常使用的P型硅基板，不需要另外准备N型半导体基板。且如图3所示，星形实点所示意的特征曲线，显示瞬时电压抑制元件200的电压V-电流I的特征曲线。如图所示，当电压V超过触发点(约为5V)后，可以释放静电的高电流。当电路于正常操作时，例如电压V为3.3V时，相较于现有瞬时电压抑制元件100，瞬时电压抑制元件200可降低漏电流的现象，如图3中虚线箭号所示意。此为瞬时电压抑制元件200中，BJT漏电流较低的缘故。其中，覆盖区25的P型杂质净掺杂浓度，高于轻掺杂层23的P型杂质净掺杂浓度。

图4显示本发明第二个实施例。本实施例显示瞬时电压抑制元件400的剖视示意图。如图4所示，瞬时电压抑制元件300包含：半导体基板31、埋层32、轻掺杂层33、高压井区34、覆盖区35、反向区37、与导电层39。其中，半导体基板31形成于导电层39上，具有P型导电型。埋层32形成于半导体基板31上，具有N型导电型。轻掺杂层33形成于埋层32上，具有P型导电型。覆盖区35形成于轻掺杂层33上，具有P型导电型。反向区37形成于覆盖区35上，具有N型导电型。其中，齐纳(Zener)二极管包括反向区37与覆盖区35，NPN BJT包括反向区37、覆盖区35、轻掺杂层33与埋层32。本实施例与第一个实例主要的差异在于，高压井区34形成于埋层32上，且于如图中虚线箭号所示意的横向上，与轻掺杂层33连接，具有N型导电型，用以与轻掺杂层33间形成一位障(barrier)，进一步降低漏电流。

以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它制程步骤或结构，如绝缘结构等。本发明的范围应涵盖上述及其它所有等效变化。

Claims (9)

1.一种瞬时电压抑制元件，其特征在于，包含：

一导电层；

一半导体基板，形成于该导电层上，具有P型导电型；

一埋层，形成于该半导体基板上，具有N型导电型；

一轻掺杂层，形成于该埋层上，具有P型导电型；

一覆盖区，形成于该轻掺杂层上，具有P型导电型；以及

一反向区，形成于该覆盖区上，具有N型导电型；

其中，一齐纳二极管包括该反向区与该覆盖区，一NPN双极接面晶体管包括该反向区、该覆盖区、该轻掺杂层与该埋层。

2.如权利要求1所述的瞬时电压抑制元件，其中，还包含一高压井区，形成于该埋层上，且于一横向上，与该轻掺杂层连接，具有N型导电型，用以与该轻掺杂层间形成一位障。

3.如权利要求1所述的瞬时电压抑制元件，其中，该反向区、该覆盖区、与该轻掺杂层形成于一外延层中。

4.如权利要求1所述的瞬时电压抑制元件，其中，该齐纳二极管发生齐纳崩溃时，一瞬时电流流经该NPN双极接面晶体管，以抑制一瞬时电压。

5.如权利要求1所述的瞬时电压抑制元件，其中，该覆盖区的一第一P型杂质净掺杂浓度，高于该轻掺杂层的一第二P型杂质净掺杂浓度。

6.一种瞬时电压抑制元件制造方法，其特征在于，包含：

提供一半导体基板，具有P型导电型，且该半导体基板具有一上表面与一下表面；

形成一初始埋层于该上表面下，具有N型导电型；

形成一外延层于该上表面上，具有P型导电型；

形成一覆盖区于该外延层中，具有P型导电型；

形成一反向区于该覆盖区上的该外延层中，具有N型导电型；

形成一轻掺杂层于该外延层中，介于该初始埋层与该覆盖区之间，具有P型导电型；

将该初始埋层经一热制程步骤，形成一埋层，具有N型导电型；以及

形成一导电层于该下表面下；

其中，一齐纳二极管包括该反向区与该覆盖区，一NPN双极接面晶体管包括该反向区、该覆盖区、该轻掺杂层与该埋层。

7.如权利要求6所述的瞬时电压抑制元件制造方法，其中，还包含形成一高压井区于该埋层上该外延层中，且于一横向上，与该轻掺杂层连接，具有N型导电型，用以与该轻掺杂层间形成一位障。

8.如权利要求6所述的瞬时电压抑制元件制造方法，其中，该齐纳二极管发生齐纳崩溃时，一瞬时电流流经该NPN双极接面晶体管，以抑制一瞬时电压。

9.如权利要求6所述的瞬时电压抑制元件制造方法，其中，该覆盖区的一第一P型杂质净掺杂浓度，高于该轻掺杂层的一第二P型杂质净掺杂浓度。