CN102290419A - 一种基于齐纳二极管的瞬态电压抑制器 - Google Patents

Abstract

本发明公开了一种基于齐纳二极管的瞬态电压抑制器，包括N衬底层，N衬底层上从左到右依次设有第一P+外延区、第二P+外延区、N+埋层、第四P+外延区、第五P+外延区；第二P+外延区和第四P+外延区上分别设有第一P-阱和第三P-阱；N+埋层上自底向上依次设有第三P+外延区、第二P-阱和第三N+有源注入区；第一P+外延区和第五P+外延区上分别设有第一P+有源注入区和第四P+有源注入区；第一P-阱和第三P-阱上分别设有对应的N+有源注入区和P+有源注入区。本发明通过采用齐纳二极管与低电容二极管的组合结构，进一步降低了TVS的寄生电容，可广泛应用于一些便携式设备和高速接口的静电防护上。

Description

一种基于齐纳二极管的瞬态电压抑制器

技术领域

本发明属于集成电路静电防护技术领域，具体涉及一种基于齐纳二极管的瞬态电压抑制器。

背景技术

随着电子信息技术的迅速发展，当前半导体器件日益趋向小型化、高密度和多功能化，特别是像时尚消费电子和便携式产品等对主板面积要求比较严格的应用，很容易受到静电释放(ESD)的影响。静电是时时刻刻到处存在的，在60年代，随着对静电非常敏感的MOS器件的出现，静电问题也出现了，到70年代静电问题越来越来严重，80-90年代，随着集成电路的密度越来越大，一方面其二氧化硅膜的厚度越来越薄(微米变到纳米)，其承受的静电电压越来越低；另一方面，产生和积累静电的材料如塑料，橡胶等大量使用，使得静电越来越普遍存在，仅美国电子工业每年因静电造成的损失达几百亿美元，因此静电破坏已成为电子工业的隐形杀手，是电子工业普遍存在的“硬病毒”，在某个时刻内外因条件具备时就要发作。

静电破坏具有隐蔽性，潜在性，随机性和复杂性。人体不能直接感知静电除非发生静电放电，但是发生静电放电人体也不一定能有电击的感觉，这是因为人体感知的静电放电电压为2～3V，所以静电具有隐蔽性；有些电子元器件受到静电损伤后的性能没有明显的下降，但多次累加放电会给器件造成内伤而形成隐患。因此静电对器件的损伤具有潜在性；从一个元件产生以后，一直到它损坏以前，所有的过程都受到静电的威胁，而这些静电的产生也具有随机性，其损坏也具有随机性；静电放电损伤的失效分析工作，因电子产品的精、细、微小的结构特点而费时、费事、费钱，要求较高的技术往往需要使用扫描电镜等高精密仪器。即使如此，有些静电损伤现象也难以与其他原因造成的损伤加以区别，使人误把静电损伤失效当作其他失效。这在对静电放电损害未充分认识之前，常常归因于早期失效或情况不明的失效，从而不自觉地掩盖了失效的真正原因。所以静电对电子器件损伤的分析具有复杂性。

静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及FIM(电场感应模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位；而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。

ESD静电因为时间短，能量大，往往对电路产生瞬间的冲击导致电路中各器件的损坏，这就要求ESD防护结构不但要有很好的电流泄放能，而且对于ESD静电有一种较快的反应速度。

电路保护元件的选择根据所要保护的布线情况、可用的电路板空间以及被保护电路的电特性来决定。因为利用先进工艺技术制造的IC电路里氧化层比较薄，栅极氧化层更易受到损害；而且一些采用深亚微米工艺和甚精细线宽布线的复杂半导体功能电路，对电路瞬变过程的影响更加敏感，这将导致上述问题加重。因此要求保护器件必须具备低箝位电压以提供有效的ESD保护；而且响应时间足够短以满足高速数据线路的要求；封装集成度高以适用便携设备印制电路板面积紧张的情况；同时还要保证多次ESD过程后不会劣化以保证高档设备应有的品质。瞬态电压抑制器(TVS：Transient Voltage Suppressor)正是为解决这些问题而产生的，它已成为保护电子信息设备的关键性技术器件。

但传统TVS中二极管结构大多是在P衬底上或者在P外延上注入N+形成PN结，依靠较大的PN结面积承载ESD大电流，或者是在N衬底或N外延上注入P+形成PN结；目前传统TVS主要应用于手机，MP3和数码相机等便携电子产品中，这些产品由于数据传输速度比较慢，因此，对TVS的寄生电容的要求不高，一般允许在(30～100)pF的范围内；但目前的一些高端数码产品基本都采用如USB2.0、USB3.0、HDMI等高速传输接口，如USB3.0，数据传输速率达到600MBps，因此对TVS的寄生电容要求极高，必须要求低于3.5pF甚至更低，故传统大电容值的TVS应用于高速传输接口中会影响整个系统的信号完整性，失去ESD防护的性能，已经不能满足这种高速要求。

发明内容

针对现有技术所存在的上述技术缺陷，本发明提供了一种基于齐纳二极管的瞬态电压抑制器，寄生电容低，满足传输接口的高速要求。

一种基于齐纳二极管的瞬态电压抑制器，包括N衬底层，所述的N衬底层上从左到右依次设有第一隔离槽、第一P+外延区、第二隔离槽、第二P+外延区、第三隔离槽、N+埋层、第四隔离槽、第四P+外延区、第五隔离槽、第五P+外延区、第六隔离槽；

所述的第二P+外延区和第四P+外延区上分别设有第一P-阱和第三P-阱；所述的N+埋层上自底向上依次设有第三P+外延区、第二P-阱和第三N+有源注入区；

所述的第一P+外延区和第五P+外延区上分别设有第一P+有源注入区和第四P+有源注入区；所述的第一P-阱上左右分别设有第一N+有源注入区和第二P+有源注入区；所述的第三P-阱上左右分别设有第三P+有源注入区和第二N+有源注入区；

所述的第一P+有源注入区和第一N+有源注入区通过第一金属电极相连；所述的第四P+有源注入区和第二N+有源注入区通过第二金属电极相连；所述的第二P+有源注入区、第三P+有源注入区和第三N+有源注入区通过接地电极相连；所述的N衬底层的底部设有电源电极。

优选的技术方案中，所述的第一P-阱、第二P-阱和第三P-阱的掺杂浓度为(5×10¹⁶～1×10¹⁷)atom/cm³，厚度为(1.2～2.5)um；可有效地抑制寄生效应。

优选的技术方案中，所述的第一P+外延区、第二P+外延区、第三P+外延区、第四P+外延区和第五P+外延区的掺杂浓度为(4×10¹⁷～5×10¹⁸)atom/cm³，厚度为(3～4.2)um；可有效地抑制寄生效应。

优选的技术方案中，所述的N+埋层的掺杂浓度为(3×10¹⁸～1×10¹⁹)atom/cm³，厚度为(1～1.5)um；可有效地抑制寄生效应。

优选的技术方案中，所述的第一隔离槽、第二隔离槽、第三隔离槽、第四隔离槽、第五隔离槽和第六隔离槽的宽度为(1.5～2)um，深度为(6～8)um；可有效地抑制寄生效应。

优选的技术方案中，所述的第三N+有源注入区的宽度为所述的N+埋层的宽度的(0.4～0.7)倍；可有效地抑制寄生效应。

所述的瞬态电压抑制器的等效电路由四个二极管和一个齐纳二极管构成；其中，第一二极管的阴极与齐纳二极管的阴极和第三二极管的阴极相连并接收外部设备提供的电源电压，第一二极管的阳极与第二二极管的阴极相连并构成所述的瞬态电压抑制器的一端，第二二极管的阳极与齐纳二极管的阳极和第四二极管的阳极相连并接地，第四二极管的阴极与第三二极管的阳极相连并构成所述的瞬态电压抑制器的另一端。

所述的第一二极管由所述的第一P+外延区和所述的N衬底层构成；所述的第二二极管由所述的第一P-阱和所述的第一N+有源注入区构成；所述的第三二极管由所述的第五P+外延区和所述的N衬底层构成；所述的第四二极管由所述的第三P-阱和所述的第二N+有源注入区构成；所述的齐纳二极管由所述的N+埋层、第三P+外延区、第二P-阱和第三N+有源注入区构成。

本发明瞬态电压抑制器的保护电压范围可达(1.2～5)V，钳位电压范围为(7～12)V。

本发明的有益技术效果为：

(1)本发明通过基于齐纳二极管的结构设计，使得TVS具有极短的响应时间和相当高的浪涌吸收能力，当其两端经受瞬间的高能量冲击时，TVS能以极快的速度把两端间的阻抗值由高阻抗变为低阻抗，以吸收一个瞬间大电流，从而将其两端电压箝制在一个预定的数值上，从而保护后面的电路元件不受瞬态高压尖峰脉冲的冲击。

(2)本发明通过采用齐纳二极管与低电容二极管的组合结构以及深槽隔离技术，进一步降低了TVS的寄生电容，将寄生效应抑制到最低程度，可广泛应用于一些便携式设备和高速接口的静电防护上。

附图说明

图1为本发明的结构示意图。

图2为本发明的等效电路图。

图3为本发明的防护路径示意图。

图4为本发明的制作工艺流程示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案及其相关原理和制作过程进行详细说明。

如图1所示，一种基于齐纳二极管的瞬态电压抑制器，包括N衬底层10，N衬底层10上从左到右依次设有第一隔离槽41、第一P+外延区21、第二隔离槽42、第二P+外延区22、第三隔离槽43、N+埋层11、第四隔离槽44、第四P+外延区24、第五隔离槽45、第五P+外延区25、第六隔离槽46；

第二P+外延区22和第四P+外延区24上分别设有第一P-阱31和第三P-阱33；N+埋层11上自底向上依次设有第三P+外延区23、第二P-阱32和第三N+有源注入区63；

第一P+外延区21和第五P+外延区25上分别设有第一P+有源注入区51和第四P+有源注入区54；第一P-阱31上左右分别设有第一N+有源注入区61和第二P+有源注入区52；第三P-阱33上左右分别设有第三P+有源注入区53和第二N+有源注入区62；

第一P+有源注入区51和第一N+有源注入区61通过第一金属电极71相连；第四P+有源注入区54和第二N+有源注入区62通过第二金属电极72相连；第二P+有源注入区52、第三P+有源注入区53和第三N+有源注入区63通过接地电极73相连；N衬底层10的底部设有电源电极74。

本实施方式中，第一P+外延区21、第二P+外延区22、第三P+外延区23、第四P+外延区24和第五P+外延区25的掺杂浓度为1×10¹⁸atom/cm³，厚度为4um；第一P-阱31、第二P-阱32和第三P-阱33的掺杂浓度为8×10¹⁶atom/cm³，厚度为2um；N+埋层11的掺杂浓度为7×10¹⁸atom/cm³，厚度为1.2um；第一隔离槽41、第二隔离槽42、第三隔离槽43、第四隔离槽44、第五隔离槽45和第六隔离槽46的宽度为1.8um，深度为7um；第三N+有源注入区63的宽度为N+埋层11的宽度的0.5倍。

如图2所示，本实施方式的瞬态电压抑制器的等效电路由四个二极管和一个齐纳二极管构成；其中，第一二极管D1的阴极与齐纳二极管D的阴极和第三二极管D3的阴极相连并接收外部设备提供的电源电压VDD，第一二极管D1的阳极与第二二极管D2的阴极相连并构成瞬态电压抑制器的一端I/O1，第二二极管D2的阳极与齐纳二极管D的阳极和第四二极管D4的阳极相连并接地GND，第四二极管D4的阴极与第三二极管D3的阳极相连并构成瞬态电压抑制器的另一端I/O2。

第一二极管D1由第一P+外延区21和N衬底层10构成；第二二极管D2由第一P-阱31和第一N+有源注入区61构成；第三二极管D3由第五P+外延区25和N衬底层10构成；第四二极管D4由第三P-阱33和第二N+有源注入区62构成；齐纳二极管D由N+埋层11、第三P+外延区23、第二P-阱32和第三N+有源注入区63构成。

如图3所示，本实施方式的瞬态电压抑制器可以实现从一端到另一端的防护(路径1)，从任一端到地的防护(路径2)以及地到任一端的防护(路径3)。当ESD来临时，以路径2为例，ESD电流从瞬态电压抑制器的另一端I/O2流入，首先流过第三二极管D3，经过齐纳二极管D，流向地端GND；最终输入输出端的电压被钳位在V＝V_D3+V_D，其中：V_D3表示第三二极管D3的正向压降，约为0.6～0.7V左右，V_D表示齐纳二极管D的反向击穿电压，通过控制N衬底层和N+埋层的浓度可以得到不同应用范围的电压值，通常控制在5～8V之间，因此，输入输出端的电压被钳制在安全电压范围内，起到了保护作用。

如图4所示，本实施方式的瞬态电压抑制器的制作过程为：首先利用淀积刻蚀等步骤在N衬底上形成一块N+埋层，见图4(a)；然后在生长好N+埋层的N-衬底上生长一层均匀的P+外延层，见图4(b)；在P+外延层中刻蚀深槽进行隔离，将P+外延层分隔成五块P+外延区，槽内填充多晶硅或二氧化硅，见图4(c)；利用注入扩散的方式在相应的P+外延区上形成P-阱，见图4(d)；最后在P+外延区和P-阱上形成相应的P+注入区和N+注入区，通过金属电极实现相应的互联，并将N衬底置于电源电极上，见图4(e)。

利用器件仿真软件Medici和工艺仿真软件Tsuprem4对传统TVS和本实施方式的TVS分别进行综合验证比较，并分析两种TVS结构的寄生电容大小，仿真结果得出：传统TVS的寄生电容大小为56.43pF，而本实施方式TVS的寄生电容大小为2.98pF，故本实施方式的TVS有效地降低了器件的寄生电容，满足传输接口的高速要求。

Claims (6)

1.一种基于齐纳二极管的瞬态电压抑制器，其特征在于：包括N衬底层，所述的N衬底层上从左到右依次设有第一隔离槽、第一P+外延区、第二隔离槽、第二P+外延区、第三隔离槽、N+埋层、第四隔离槽、第四P+外延区、第五隔离槽、第五P+外延区、第六隔离槽；

所述的第二P+外延区和第四P+外延区上分别设有第一P-阱和第三P-阱；所述的N+埋层上自底向上依次设有第三P+外延区、第二P-阱和第三N+有源注入区；

所述的第一P+外延区和第五P+外延区上分别设有第一P+有源注入区和第四P+有源注入区；所述的第一P-阱上左右分别设有第一N+有源注入区和第二P+有源注入区；所述的第三P-阱上左右分别设有第三P+有源注入区和第二N+有源注入区；

所述的第一P+有源注入区和第一N+有源注入区通过第一金属电极相连；所述的第四P+有源注入区和第二N+有源注入区通过第二金属电极相连；所述的第二P+有源注入区、第三P+有源注入区和第三N+有源注入区通过接地电极相连；所述的N衬底层的底部设有电源电极。

2.根据权利要求1所述的基于齐纳二极管的瞬态电压抑制器，其特征在于：所述的第一P-阱、第二P-阱和第三P-阱的掺杂浓度为5×10¹⁶～1×10¹⁷atom/cm³，厚度为1.2～2.5um。

3.根据权利要求1所述的基于齐纳二极管的瞬态电压抑制器，其特征在于：所述的第一P+外延区、第二P+外延区、第三P+外延区、第四P+外延区和第五P+外延区的掺杂浓度为4×10¹⁷～5×10¹⁸atom/cm³，厚度为3～4.2um。

4.根据权利要求1所述的基于齐纳二极管的瞬态电压抑制器，其特征在于：所述的N+埋层的掺杂浓度为3×10¹⁸～1×10¹⁹atom/em³，厚度为1～1.5um。

5.根据权利要求1所述的基于齐纳二极管的瞬态电压抑制器，其特征在于：所述的第一隔离槽、第二隔离槽、第三隔离槽、第四隔离槽、第五隔离槽和第六隔离槽的宽度为1.5～2um，深度为6～8um。

6.根据权利要求1所述的基于齐纳二极管的瞬态电压抑制器，其特征在于：所述的第三N+有源注入区的宽度为所述的N+埋层的宽度的0.4～0.7倍。

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