CN104576638B - Esd保护器件 - Google Patents

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Abstract

一种半导体ESD保护器件包括垂直布置的交替导电类型层，其中所述层布置为可控硅整流器，可控硅整流器布置为垂直器件并且具有相对的顶部触点和底部触点。

Description

ESD保护器件
技术领域
本发明涉及ESD保护器件。具体地，本发明涉及包括这种保护器件的高数据率互连。
背景技术
诸如电过载(overstress)或静电放电(ESD)瞬变脉冲之类的电涌是电子装置损坏的普遍原因。为了防止这种瞬变电涌，通常通过电涌或ESD保护器件来保护电子装置。一种类型的保护器件是所谓的瞬变电压抑制(TVS)器件。
TVS器件提供对于电过载或静电放电的保护，并且常用于诸如个人计算机、音频和视频仪器或者移动电话之类的便携、消费电子装置。根据国际电工技术委员会标准IEC61000-4-2，应该保护这些装置免受系统级例如ESD压力。
在要求系统级保护的地方，例如在诸如智能电话之类的便携电子装置或平板计算机ESD保护中，必须根据IEC标准恰当地保护装置，同时不会妨碍装置的正常操作。在具有诸如通用串行总线(USB)和高清多媒体接口(HDMI)之类的高速接口的应用中，需要ESD器件具有低器件电容，使得维持信号完整性。这种ESD器件也要求低箝位电压以便保护内部电路。
低箝位电压的要求与在电子应用中使用的集成电路和器件中利用的栅极氧化物的厚度相关。栅极氧化物是电介质层，所述电介质层将MOSFET的栅极端子与下面的源极和漏极端子以及当晶体管导通时连接源极和漏极的导电沟道相分离。通过将沟道的硅氧化以形成二氧化硅的薄(5-200nm)绝缘层来形成栅极氧化物。
随后将导电栅极材料沉积到栅极氧化物上以形成晶体管。随着器件和集成电路的不断小型化，必须相应地减小栅极氧化物厚度。栅极氧化物厚度的这种减小可以减小器件或IC的击穿电压。
通过具有低箝位电压，可以确保不会超过栅极氧化物击穿电压。也就是说，可以将箝位电压设置在适当的电平以确保箝位电压不会超过栅极氧化物击穿电压。典型地，将箝位电压设置为使得在ESD或过载事件期间，箝位电压等于保护器件两端的最大电压降。
低电容的要求与高数据传送率相关。如果与高数据传送线相连的ESD保护器件的电容过高，信号可能失真，并且可以减小或者防止数据传送。
通常，诸如齐纳二极管之类的二极管用于提供电涌或过载保护。尽管这种二极管易于制造，并且提供对于电涌或过载的成本有效的保护，然而它们具有典型地在一百至几百皮可法拉范围内的高电容。由于齐纳二极管的高电容，因此齐纳二极管不适用于高数据率应用。
所谓的可控硅整流器(SCR)也可以用于芯片上保护，然而可控硅整流器不能用作分立保护。典型地，ESB鲁棒性依赖于所要求的应用而非常不同。通常，内部(或芯片上)ESD保护只保护制造期间的过载事件。另一方面，分立保护可以在系统操作期间来保护器件，例如HDMI或USB数据传送线。另外，用于芯片上或集成电路(IC)应用中的电涌保护的SCR是图1所示类型的横向器件，只在器件的顶部上具有触点。因此，这种结构不适用于诸如SOD882之类的标准分立封装。具体地，标准分立封装通常是小型化的，具有两个顶部端子触点的横向器件可能非常难以装配用于可比拟的小型化形状因子。
发明内容
本发明的目的是提供一种ESD保护器件，所述ESD保护器件解决或者消除了上述问题的一些或全部。
本发明在权利要求中阐述。
一种半导体ESD保护器件包括：垂直布置的交替导电类型层，其中所述层布置为可控硅整流器，所述可控硅整流器布置为垂直器件并且具有相对的顶部触点和底部触点。
因此，ESD保护器件具有在相对的顶部触点和底部触点之间的垂直电流流动，从而使其可与现有的标准分立封装兼容。
此外，ESD保护器件以低电容实现了非常高的ESD鲁棒性。例如，在0.3-0.4皮可法拉电容的情况下，ESD鲁棒性可以是15kV。
附图说明
下面参考附图只作为示例进一步描述本发明，其中：
图1是已知横向ESD器件的示意图；
图2a是ESD器件的等效电路
图2b是布置为垂直器件的ESD器件的示意性横截面；
图2c是图2b的垂直ESD器件的IV特性；
图3中的(a)说明了图2b的ESD器件的网状发射极结构(meshed emitterarrangement)；
图3中的(b)说明了图2b的ESD器件的环状发射极结构；
图3中的(c)说明了图2b的ESD器件的指状发射极结构；
图4a是ESD器件和并联二极管的等效电路；
图4b是ESD器件和并联二极管的示意性横截面。
图5中的(a)说明了具有侧壁沟槽隔离的ESD器件；
图5中的(b)说明了具有侧壁台式结构隔离的ESD器件；
图6示出了ESD器件的仿真瞬态行脉冲(line pulse)IV特性；
图7示出了针对各种系统级ESD脉冲的仿真最大晶格温度
图8说明了ESD器件的引线结合连接布置；
图9说明了台式ESD器件上的前互连结构金属；
图10说明了ESD器件的n掺杂多晶硅沟槽连接；
图11说明了ESD器件的贯穿硅通孔连接；
图12示出了ESD器件的掺杂分布；
图13说明了ESD器件的备选布置；
图14a说明了ESD器件的备选布置；
图14b是ESD器件的等效电路；
图14c说明了ESD器件的备选布置；
图14d说明了ESD器件的备选布置；
图15示出了ESD器件的仿真瞬变行脉冲IV特性；
图16说明了具有侧壁台式结构隔离的ESD器件；
在附图和以下描述中，类似的参考符号表示类似的特征。
具体实施方式
图2a中示出了ESD保护器件10的等效电路。总的来说，ESD保护器件10可以包括阳极端子A和阴极端子C。ESD保护器件10可以有效地看作是与NPN晶体管14相连的PNP晶体管12。按照这种方式，ESD保护器件10可以看作是可控硅整流器(SCR)。
典型地在已知的SCR器件布置中，所有的区域都外部连接。PNP晶体管12的基极端子和发射极端子以及NPN晶体管的集电极端子可以由ESD保护器件10的阳极端子短路。
此外，NPN晶体管14的集电极端子可以与PNP晶体管12的基极端子相连。NPN晶体管的发射极端子可以形成ESD保护器件10的阴极端子C。Rw可以表示PNP晶体管12的集电极的扩展电阻，所述PNP晶体管12的集电极可以由n层形成，如下所述，称作n-阱。典型地在使用中，阳极端子A可以与I/O线或者要保护的装置相邻，并且阴极端子将接地，如下面更加详细地讨论的。例如在HDMI或USB保护的情况下，ESD保护器件10可以用作数据线上至地的旁路路径。当ESD事件发生时，ESD保护器件10将接通，并且将电流分路至地。
现在例如参考图2b，将描述ESD保护器件10的普通结构布置。总的来说，ESD保护器件10可以看作是4个垂直布置的p-n-p-n层，以形成由PNP晶体管12和NPN晶体管14构成的垂直布置的SCR。在这一方面，可以在PNP和NPN晶体管之间共享垂直布置的p-n-p-n层的某些层。
ESD保护器件10的阴极端子(有效地可以是NPN晶体管14的发射极端子)由至衬底16和设置在衬底16上的外延(或epi)叠层(overlayer)18的适当欧姆触点来形成。衬底可以是重掺杂N+硅衬底，并且叠层18可以是轻掺杂N-型外延叠层。外延叠层18可以是本征或者轻掺杂的，从而将器件电容最小化。可能要求外延叠层18以防止注入到重掺杂衬底中。注入到衬底中可能引起结电容过高。因为叠层18是轻掺杂的，这可以导致较宽的耗尽区和较低的结电容。
p-型层20可以形成NPN晶体管14的基极。可以与PNP晶体管12的集电极共享P-型层20。P-型层可以通过深注入形成于N-型外延叠层18中，例如在注入步骤之后接着扩散步骤。p-型层20可以形成为外延叠层18中的p-阱。n-型层22可以形成NPN晶体管14的集电极。可以与PNP晶体管12的基极共享N型层22，并且N型层22可以形成为p-阱层20中的n-阱。n-型层22可以通过浅注入并且扩散到p-型层20中来形成。
另外的p-型层24可以形成PNP晶体管12的发射极。p-型层24可以通过浅注入并且扩散到n-型层22中来形成。如结合图2a如上所述，PNP晶体管12的由n-型层22形成的基极以及可以由p-型层24形成的发射极两者可以被短路，即，由相同的触点(在这种情况下由ESD保护器件10的阳极端子A)来连接。阳极端子A可以是任意适当的欧姆触点。
图3中的(a)、图3中的(b)和图3中的(c)示出了阳极结构的各种示例。如结合图2b如上所述的布置一样，总体结构可以是相同的，并且这可以通过将图3中的(a)、图3中的(b)和图3中的(c)的每一个的结构与图2b的总体结构进行比较来看出。可以看出，它们从衬底18直到n-阱层22都非常类似。图3中的(a)、图3中的(b)和图3中的(c)的每一种情况中的总体差别在于阳极的结构。
具体地，参考图3中的(a)，多个另外的p-型层24可以布置为规则n x m阵列的网状，以形成PNP晶体管12的发射极，其中n是阵列中行的个数、m是列的个数。另外的p-型层24的阵列可以均匀地布置在形成PNP晶体管12的基极的n型层22中。
如图2b的结构一样，阳极端子A(这里未示出)可以是任意适当的欧姆触点。阳极端子可以布置为使得将多个另外的p-型层24和n型层22短路，所述多个另外的p-型层24形成ESD保护器件的PNP晶体管12的发射极，所述n型层22形成ESD保护器件的PNP晶体管12的基极。在图3中的(a)的布置中，n x m阵列是3x5阵列。然而，本领域普通技术人员应该理解的是可以如特定应用所要求的使用任意个数的整数值行或列。
在图3中的(c)所示的示例中，阵列可以是1x4阵列。对于这种布置，可以根据特定应用定制(tailor)扩展电阻Rw。在图3中的(a)和图3中的(c)的示例中，另外的p-型层24可以是实质上矩形的立方体。
参考图3中的(b)，多个另外的p-型层24可以布置为围绕中心p-型层24’的一系列同心环。如图2b、图3中的(a)和图3中的(c)的布置一样，阳极端子A(这里未示出)可以是任意适当的欧姆触点，并且可以布置为使得阳极端子将形成ESD保护器件10的PNP晶体管12的发射极的多个另外的p-型层24和中心p-型层24’与形成基极的n-型层22短路。典型地，形成NPN晶体管14的基极和PNP晶体管12的集电极的p-型层20可以具有约42μm的半径。形成PNP晶体管12的基极的N-阱或n-型层22可以具有35μm的半径。另外的p-型层24每一个均可以具有3μm的宽度，其中每一个另外的p-型层24之间的距离可以是3μm。中心p-型层24’和下一个相邻的p-型层24之间的距离可以是3μm。本领域普通技术人员应该理解的是这里展示的尺寸只是作为示例给出以说明层的总体布置。
图3中的(a)、图3中的(b)和图3中的(c)的每个另外的p-型层24、24’布置均可以使得：选择形成PNP晶体管12基极(也就是PNP晶体管的N-阱电阻)的n型层22的扩展电阻Rw，使得Rw适用于相关的应用。另外的p-型层的深度确定了扩展电阻Rw。
作为所描述的阳极结构布置的备选，可以增加形成PNP晶体管的基极的n-型层22的掺杂。ESD保护器件10可以用作具有低箝位电压的ESD保护器件。如上所述，ESD保护器件10的阳极A可以与高数据率连接的I/O线相连，并且ESD保护器件的阴极C可以与地相连，如图4a所示。
在正ESD事件的情况下，将触发ESD保护器件10，并且将通过ESD保护器件将ESD电流分路。下面更加详细地讨论了如何触发ESD保护器件的细节。对于负ESD事件，可能要求附加的电流路径。在这种情况下，如图4a所示，二极管D可以并联连接在ESD保护器件10两端。二极管D的阴极与ESD保护器件10的阳极相连，并且ESD保护器件的阴极C与二极管D的阳极相连。按照这种方式，可以将二极管看作是沿正向方向与ESD保护器件10相连。
二极管D可以是与ESD保护器件10分离但是相连的分立部件。备选地，二极管可以与ESD保护器件单片集成。在这一方面，可以将单片集成看作两个器件(在该示例中是二极管D和ESD保护器件10)共享相同衬底16。
在图4b中说明了将正向并联连接的二极管与如上所述的垂直型ESD保护器件10集成的布置。将图2a(或者图5中的(a)或图5中的(b))与图4b相比较，类似的参考数字与类似的特征相对应。将ESD保护器件10与二极管D集成。如在图4b中所示，线条X-X想象地将ESD保护器件10与二极管D分离。二极管D和ESD保护器件10两者都形成于衬底16上。如上所述，RSD保护器件10是垂直器件，然而在该示例中二极管D是横向型器件。
遵循图4a的电路图，ESD保护器件10的阳极A与二极管D的阴极C’相连。可以通过使用适当的金属触点来实现这种连接，使得阳极A和阴极C’是与ESD保护器件10和二极管D两者的公共触点。通过金属触点和至衬底16的低欧姆连接26(例如，深N+扩散层)将二极管D的阳极A’与ESD保护器件10的阴极C相连。低欧姆连接可以是深N-型扩散区域。
这种结构确保了在将横向二极管D用作反向ESD电流的分路时，ESD保护器件通过分别具有顶部和底部阳极A和阴极C来保持垂直布置，所述顶部和底部电极将ESD保护器件10的相应阳极和阴极与二极管D相连，如图4a中示意性地所示。
再次参考图4b，可以看出ESD保护器件10的阳极A和二极管D的阴极可以形成为单一的触点。如本领域普通技术人员理解的，所述触点可以由任意合适的金属或者金属的组合构成。二极管的阴极C’与适当的N-型层28相连，例如N+层，并且二极管的阳极A’与适当的P-型层30相连，例如重掺杂P+层。相应的N-型层28和P-型层30形成二极管D的p-n结。如ESD保护器件一样，可以提供轻掺杂外延叠层18来减小横向二极管D的结电容。要求隔离层以将ESD保护器件10与二极管D电学隔离，更具体地，将n-型层28与衬底16隔离。
隔离可以通过适当的隔离层32、34来实现。在这一方面，可以将隔离层32与深注入区34进行组合以产生所要求的隔离。隔离层可以是相同导电类型的，在该示例中是重掺杂P+区域。隔离层还可以用于将二极管D与衬底16和低欧姆区域26隔离，从而避免二极管与阴极C的短路。
可以使用低欧姆连接(例如，深N+扩散层26)的备选布置来实现ESD保护器件10的阳极A与二极管D的阴极C’的连接。图8说明了对于引线框52的引线结合布置50，在引线框52上连接了ESD保护器件10的阴极C。类似地如图10所示，可以在ESD保护器件10一个边缘上向下至衬底16形成适当的金属触点54或迹线。在该示例中，ESD保护器件的边缘轮廓是台式结构，尽管可以使用任意适当的边缘轮廓。
在图9的示例中，可以使用连接衬底16的n-型掺杂多晶硅填充沟槽56来制造连接。类似地，可以如图11所示使用贯穿硅通孔结构58。
图5中的(a)和图5中的(b)的结构配置为与集成二极管D协同操作。如图5中的(a)所示，ESD保护器件10也可以包括布置在器件10的任一个边缘处的附加垂直沟槽40。垂直沟槽可以从器件的顶部垂直地延伸通过形成PNP晶体管12的基极的n-型层22的整个深度，通过形成晶体管NPN晶体管14的基极和PNP晶体管12的集电极的p-型层20的整个深度，通过叠层18的整个深度并且部分地延伸到衬底16中。可以用合适的绝缘材料填充垂直沟槽，例如二氧化硅SiO2。沟槽的目的是为了将ESD保护器件10与器件管芯的边缘和集成横向二极管D隔离，以通过减小或消除所谓的结侧壁电容并且限制器件的击穿或箝位电压(在负ESD压力的情况下所述击穿或箝位电压可能过高)来减小或消除ESD保护器件10中另外的寄生电容效应。
作为图5中的(b)的结构的备选，可以通过采用台式类型结构40’或ESD保护器件10来消除结侧壁电容。在提供这种结构时，在台式侧壁上通过绝缘层将ESD保护器件与锯切线(sawing lane)隔离。在图5中的(b)的情况下，自由空间终止锯切线。
如上所述，形成PNP晶体管12的基极的n-型层22和构成ESD保护器件的阳极区域的另外p-型层24的布置可以确保在发生ESD事件之前ESD保护器件10不会触发。ESD保护器件的触发电流可以是在范围900mA至1000mA。
上述每一个布置可以典型地导致减小的器件电容。具体地，可以是减小的结电容，从而使得ESD保护器件10适用于高数率线路上的ESD保护，例如HDMI、USB 3.0或者其他高数据率应用。作为低器件电容的结果，ESD保护器件10也可以适用于保护天线免受ESD事件。
在操作中，ESD保护器件操作作为沿正向方向的SCR。这是由于PNP晶体管12的基极浮置。
在操作中，并且如上简要描述，ESD保护器件10可以通过将阳极A与I/O线路相连并且将阴极C接地来保护I/O线路。如果在I/O线路上发生正ESD电流，将如下触发(参考图6)ESD保护器件。
一旦NPN晶体管12的基极集电极结击穿，电流经由Rw然后在正向偏置的PNP晶体管14的基极-发射极结上流动。如果电流足够高，将PNP晶体管12的基极发射极结正向偏置，并且导通PNP晶体管。最后，将两个晶体管都导通，因为晶体管的每一个都向另一个晶体管供应必要的基极电流。
因为可以将ESD保护器件10看作是SCR，当发生ESD事件时(也就是在阳极A和阴极C之间施加正电压)，ESD保护器件10最初(也就是说，在比触发SRC行为所需的电流低的电流处)可以表现得像NPN晶体管，使得由于发射极-基极反向偏置，将没有电流流过。这称作反向阻挡模式。当电压ESD电压(即，在阳极A和阴极C之间施加的电压)达到NPN晶体管的发射极-集电极击穿电压时，典型地，比在应用的操作电压高几个伏特时，ESD电流可以从阳极A通过n型层(或者n-阱22)流到ESD保护器件10的阴极C，其中NPN晶体管14导通。如上所述，n-阱具有相关联的阻抗Rw，表示NPN晶体管14的集电极和PNP晶体管12的基极的扩展电阻。随着ESD电流进一步增加，n-阱电阻Rw两端的电压降变得足够大以至于将PNP晶体管12的发射极-基极结正向偏置。
一旦PNP和NPN晶体管都导通，再生过程(即，一个晶体管的集电极电流是另一个晶体管的基极电流，反之亦然)开始触发SCR，最终导致ESD保护器件10进入低电压接通状态，如图2c所示。
在反向偏置下，通过开路-基极NPN晶体管12来确定SCR的行为。
参考图6，针对ESD保护器件10来观察100ns传输行脉冲下的仿真准静态IV。在这些仿真条件下，ESD保护器件在近似10V下导通，接着随着电流增加至约1A，电压升高。这里，看到电流流过n-阱区域22，并且几乎没有或者非常小的电流流过P+区域。对于1A以上的电流可以观察到快速返回(snapback)，在快速返回中ESD保护器件的阳极A和阴极C上的电压迅速下降至约2V。在这一点上，ESD保护器件10的PNP晶体管12导通，并且ESD电流主要流过p-型层24。
作为在图6的IV曲线中观察到快速返回的结果，与开路基极或二极管相比改进了器件的箝位电压。对于12A的电流，箝位电压是金属4V。
在图7中可以观察到ESD保护器件10的ESD鲁棒性。图7是瞬态电-热仿真，其中施加系统级ESD脉冲，并且观察到系统级脉冲期间的仿真最大局部晶格温度(或者器件中的最大晶体温度)。可以看出在30kV系统级别脉冲期间器件均匀的内部最大晶格温度是大约1024K，仍然远小于可以用于制造ESD保护器件的硅材料的熔化温度。用硅作为示例，因此器件的ESD鲁棒性可以大于30kV，而器件电容是在0.5和0.6pf之间。
已知的SCR只应用于横向情况，如，在只能够经受2kV人体模型脉冲的IC中。
由于器件的垂直布置，器件可以用于标准封装类型，在标准封装类型中需要至ESD保护器件背侧的触点，从而允许器件用于标准小信号封装类型。
图12示出了ESD保护器件的掺杂分布。
尽管以上讨论涉及在n-型衬底上形成的ESD保护器件，基于以上讨论，本领域普通技术人员现在将要理解的是也可以在p-衬底16’上实现ESD保护器件，如图13所示。对于这种布置，如上所述的掺杂区域的导电类型将反转。这种布置的优点在于阳极将在器件的背侧，使得可以实现单片多沟道数据线保护。
现在参考图14a，将讨论对于上述的替代备选ESD保护布置。备选布置和上述布置之间的主要差异在于金属性(DN和DP之间的欧姆连接)和触发注入，使得不存在浮置端子。
包括触发注入，使得触发电压足够低(5-10V)。在没有触发注入的情况下，器件将在约50-100V下传导电流。
DN再次是从表面到衬底的低欧姆连接。DP用作隔离层，使得来自SN的电场不会触及DN。这将给出较差的电学行为(非常圆滑的IV曲线，高漏泄露电流)。这种布置中的二极管由层SN至DP来形成。
参考图15，观察到针对100ns传输线路脉冲(TLP)的仿真准静态IV曲线。在这些仿真条件下，ESD保护器件10在约10V下接通，接着随着电流增加到约1A，电压升高。这里，看到电流流过n-阱区域22，并且几乎没有或者非常少的电流流过P+区域。对于1A以上的电流可以观察到快速返回，在快速返回中ESD保护器件的阳极A和阴极C上的电压迅速下降至近似2V。在这一点上，ESD保护器件10的PNP晶体管12导通，并且ESD电流主要流过p-型层24。
由于在图15的IV曲线中观察到的快速返回，相比已知的SCR改进了器件的箝位电压。对于12A的电流(这意味着器件免受经受住了8kV的系统级脉冲)，箝位电压是近似9V。
通过以下布置可以进一步减小垂直SCR的电容。使用p-型外延层用于电容减小以及器件上附加信号线的集成。在这种情况下，在电容来自于SN至p-型外延层，该区域小于由DP、BP和n-型外延层形成的区域。
图16所示的台式结构也可以用于消除n-型外延层上的结侧壁电容。侧壁电容是来自扩散区域的垂直部分的电容。如果扩散区域扩散了4μm深，附加的电容将产生于区域的侧面及其底部。因为典型地没有电流在侧面流动，因此只在底部不期望电流流动。这些电流流动仅产生寄生电容并且没有用。
在所附独立权利要求中阐述了本发明的具体和优选方面。可以将来自从属权利要求和/或独立权利要求的特征组合适当地进行组合，而不仅仅是在权利要求中阐述的那样。
本公开的范围包括这里明示或暗示公开的任意新颖特征或特征或者其任意衍生物的组合，而不论其是否与要求权利要求的发明相关，或则减轻本发明解决的任意或全部问题。申请人这里提请注意的是在本申请以及从中得出的任意另外申请的审查期间，可以用这些特征构造新权利要求。具体地，参考所附权利要求，可以将来自从属权利要求的特征与独立权利要求的特征组合，来自相应独立权利要求的特征可以按照任意适当的方式进行组合，而不仅仅是权利要求中枚举的特定组合。
在分离的实施例的场景中描述的特征也可以在单一的实施例中组合地布置。相反，为了简明起见只在单一实施例的场景中描述的各种特征也可以分离地提供或者按照任意合适的子组合的方式提供。
术语“包括”不排除其他元件或步骤，术语“一”或“一个”不排除多个。权利要求中的参考符号不应该解释为限制权利要求的范围。

Claims (15)

1.一种半导体ESD保护器件，包括垂直布置的交替导电类型层，其中所述层布置为可控硅整流器，可控硅整流器布置为垂直器件并且具有相对的顶部触点和底部触点，其中，所述交替导电类型层包括与所述顶部触点相连的第一p-型层、包围所述第一p-型层的第一n-型层、包围所述第一n-型层的第二p-型层、包围所述第二p-型层的n-型外延层和在所述n-型外延层下面并且与所述底部触点相连的n+硅衬底；以及其中，所述顶部触点与要保护的装置电连接并且所述底部触点与地电连接。
2.根据权利要求1所述的半导体ESD保护器件，其中垂直布置的可控硅整流器由第一和第二晶体管构成。
3.根据权利要求2所述的半导体ESD保护器件，其中第一晶体管与第二晶体管是相反导电类型的。
4.根据权利要求3所述的半导体ESD保护器件，其中第一晶体管是PNP晶体管，第二晶体管是NPN晶体管。
5.根据权利要求3所述的半导体ESD保护器件，其中第一晶体管是NPN晶体管，而第二晶体管是PNP晶体管。
6.根据权利要求4所述的半导体ESD保护器件，其中NPN晶体管的基极端子浮置。
7.根据权利要求5所述的半导体ESD保护器件，其中PNP晶体管的基极端子浮置。
8.根据权利要求1所述的半导体ESD保护器件，其中顶部触点布置为使得顶部端子将第一晶体管的发射极端子和基极端子短路。
9.根据权利要求1至8中的任一项所述的半导体ESD保护器件，还包括与垂直布置的可控硅整流器集成的横向型二极管，其中横向型二极管和垂直布置的可控硅整流器共享公共衬底。
10.根据权利要求9所述的半导体ESD保护器件，其中低欧姆触点布置为将横向型二极管的阳极端子与可控硅整流器的阴极端子相连。
11.根据权利要求10所述的半导体ESD保护器件，还包括多个隔离层，布置为将横向型二极管与可控硅整流器电隔离。
12.根据权利要求11所述的半导体ESD保护器件，其中隔离层是沟槽隔离层和深注入区域。
13.根据权利要求1至8中的任一项所述的半导体ESD保护器件，其中垂直布置的可控硅整流器还包括触发注入。
14.根据权利要求13所述的半导体ESD保护器件，其中在第一晶体管的基极区域和第二晶体管的集电极区域中提供触发注入。
15.一种高速数据传送线，包括根据任一前述权利要求所述的半导体ESD保护器件。
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