CN106057781A - 静电放电保护器件的制造方法 - Google Patents
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Abstract
本发明公开了一种静电放电保护器件的制造方法。所述方法包括：在半导体衬底上形成第一埋层；在所述半导体衬底上形成第一外延层；在所述第一外延层中形成第一掺杂区；以及在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。该方法采用相同的掩模形成开基极双极晶体管的发射区，以及在发射区周围形成阻挡掺杂区，从而可以降低制造成本且减小静电放电保护器件的寄生电容。
Description
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及静电放电(ESD)保护器件的制造方法。
背景技术
静电放电(ESD)是集成电路芯片与外部物体之间的电荷释放和转移现象。由于在短时间释放大量电荷，因此ESD产生的能量远高于芯片的承受能力，可能导致芯片的功能暂时失效甚至永久损坏。在芯片制造过程中，可以采用防静电手环或防静电服减小ESD的损害。在芯片制造完成之后，由于芯片的使用环境差异大，因此芯片很容易受到与外部物体之间的静电放电的影响。在芯片中设备ESD保护器件以提供静电释放路径，可以为芯片自身提供有效的保护，从而提供集成电路芯片的可靠性和使用寿命。
在现代的电子产品(例如智能手机、笔记本电脑、平板电脑和LED显示器等)中，安装在印刷电路板(PCB)上的高速数据端口，例如HDMI、USB、DVI等，广泛地采用ESD保护器件提供保护。这些ESD保护器件或者是分立器件，或者集成在芯片内部。对于高速数据端口的保护，ESD保护器件必须具有高响应速度。ESD保护器件的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将ESD保护器件的电容设置为小于0.5pF。进一步地，ESD保护器件还应当具有高静电放电能力。
可以基于多种电路结构实现ESD保护器件。图1示出一种ESD保护器件的示意性电路结构。该ESD保护器件包括并联连接在输入输出端I/O和接地端GND之间的开基极双极晶体管(open base bipolar transistor)DT和整流二极管D1。输入输出端I/O例如是高速数据端口中的端子。开基极双极晶体管DT即基极开路的NPN三极管。在ESD保护器件的断开状态，输入输出端I/O用于数据传输。在静电释放时，开基极双极晶体管DT在输入输出端I/O至接地端GND的方向上导通，或者，整流器件D1在接地端GND至输入输出端I/O的方向上导通，从而提供静电的放电路径。
图2示出图1所示的ESD保护器件的寄生电容的等效电路。在ESD保护器件中，开基极双极晶体管DT的基板和发射极结可以等效为整流二极管，基极-集电极结可以等效为齐纳二极管。.整流二极管D1的寄生电容表示为C1，开基极双极晶体管DT中的基极-发射极结电容表示为C2，基极-集电极结电容表示为CZ。为了获得大的静电释放能力，基极-集电极的掺杂浓度提高且结面积增加，从而开基极双极晶体管DT的寄生电容CZ比C2大得多。
进一步地，由于开基极双极晶体管DT和整流二极管D1彼此并联连接，开基极双极晶体管DT的寄生电容C2和CZ串联连接，该ESD保护器件的等效电容C(I/O-GND)≈C1+C2。也即，该ESD保护器件的等效电容主要决定于整流二极管D1的寄生电容C1和开基极双极晶体管DT的等效电容C2。
然而，现有制造方法在开基极双极晶体管DT中引入诱导掺杂区，使得开基极双极晶体管DT的等效电容C2也增加。期望进一步改进ESD保护器件的制造方法以提高ESD保护器件的响应速度。
发明内容
有鉴于此，本发明提供一种ESD保护器件的制造方法，其中通过通过形成阻挡掺杂区以减小ESD保护器件的寄生电容。
本发明提供一种静电放电保护器件的制造方法包括：
在半导体衬底上形成第一埋层；
在所述半导体衬底上形成第一外延层；
在所述第一外延层中形成第一掺杂区；以及
在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，
其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。
优选地，在形成所述第一掺杂区的步骤之前，还包括：在所述第一外延层上形成所述第一掩模，所述第一掩模具有与所述第一掺杂区相对应的第一开口。
优选地，在形成所述第一掺杂区的步骤和形成所述第二掺杂区的步骤之间，还包括：扩大所述第一开口的尺寸，从而暴露所述第一外延层围绕所述第一掺杂区的一部分表面。
优选地，采用反应离子蚀刻来扩大所述第一开口的尺寸。
优选地，所述半导体衬底和所述第一掺杂区分别作为开基极双极晶体管的集电区和发射区，所述第一埋层和所述第一外延层共同作为所述开基极双极晶体管的基区。
优选地，所述制造方法还包括：
在所述半导体衬底中形成第二埋层；
在所述半导体衬底上形成第二外延层；以及
在所述第二外延层中形成第三掺杂区，
其中，所述第二埋层和所述第二外延层为所述第一掺杂类型，所述第三掺杂区为所述第二掺杂类型。
优选地，采用相同的外延生长步骤形成所述第一外延层和所述第二外延层。
优选地，所述第一外延层和所述和二外延层分别由所述第一埋层和所述第二埋层自掺杂。
优选地，所述第一外延层和所述第一掺杂区分别作为整流器件的阴极和阳极。
优选地，在形成第一掺杂区的步骤、形成第二掺杂区的步骤和形成第三掺杂区的步骤之后，还包括：
在所述第一外延层、所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的表面形成层间介质层；
在所述层间介质中形成分别到达所述第一掺杂区和所述第三掺杂区的导电通道；
在所述层间介质层上形成与所述导电通道电连接的第一电极；以及
在所述半导体衬底与所述第一电极相对的表面上形成第二电极。
优选地，在形成第一掺杂区的步骤、形成第二掺杂区的步骤和形成第三掺杂区的步骤之后，还包括：
形成隔离结构，所述隔离结构从所述第一外延层和所述第二外延层的表面延伸至所述半导体衬底中，以限定整流器件和开基极双极晶体管各自的有源区。
根据本发明实施例的方法，采用相同的掩模形成开基极双极晶体管的发射区，以及在发射区周围形成阻挡掺杂区，从而可以降低制造成本且减小静电放电保护器件的寄生电容。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出一种ESD保护器件的示意性电路结构；
图2示出图1所示的ESD保护器件的寄生电容的等效电路；
图3至6分别示出根据现有技术的ESD保护器件的示意性结构的截面图；以及
图7a至7g分别示出根据本发明实施例的ESD保护器件制造方法不同阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图3至6分别示出根据现有技术的ESD保护器件的示意性结构的截面图。
如图3所示，一种现有的ESD保护器件100包括并联连接在输入输出端I/O和接地端GND之间的整流器件D1和开基极双极晶体管DT。输入输出端I/O例如是高速数据端口中的端子。在ESD保护器件100的断开状态，输入输出端I/O用于数据传输。在静电释放时，开基极双极晶体管DT在输入输出端I/O至接地端GND的方向上导通，整流器件D1在接地端GND至输入输出端I/O的方向上导通，从而提供静电的放电路径。
该ESD保护器件100包括半导体衬底101、位于半导体衬底101上的第一埋层111和第二埋层121、位于第一埋层111上的第一外延层112、位于第一外延层112中的第一掺杂区113、位于第二埋层121上的第二外延层122、以及位于第二外延层122中的第二掺杂区。半导体衬底101为N型。第一埋层111和第一外延层112分别为N型，第一掺杂区113为重掺杂的P型。
在半导体衬底101的第一区域，半导体衬底101、第一埋层111、第一外延层112和第一掺杂区113构成整流器件D1，其中，第一外延层112和第一掺杂区113之间形成第一PN结。在整流器件D1中，第一外延层112和第一掺杂区113分别作为阴极和阳极。
第二埋层121和第二外延层122分别为P型，第二掺杂区123为重掺杂的N型。在半导体衬底101的第二区域，半导体衬底101、第二埋层121、第二外延层122和第二掺杂区123构成开基极双极晶体管DT，其中，半导体衬底101和第二埋层121之间形成第二PN结，第二外延层122和第二掺杂区123之间形成第三PN结，第二PN结与第三PN结反向偏置。在开基极双极晶体管DZ中，半导体衬底101和第二掺杂区123分别作为集电区和发射区，第二埋层121和第二外延层122共同作为基区。
优选地，该ESD保护器件100还包括隔离结构102。在半导体衬底101的第一区域，隔离结构102从第一外延层112的表面延伸至半导体衬底101中，从而限定整流器件D1的有源区。在半导体衬底101的第二区域，隔离结构102从第二外延层122的表面延伸至半导体衬底101中，从而限定开基极双极晶体管DT的有源区。在该实施例中，隔离结构102例如是沟槽隔离，用于限制电流的横向流动。
优选地，该ESD保护器件100还包括位于第一外延层112和第二外延层122上的层间介质层131。在层间介质层131上形成第一电极142。第一电极142经由穿过层间介质层131的导电通道141，与第一掺杂区113和第二掺杂区123电连接，从而将第一掺杂区113和第二掺杂区123连接在一起。在半导体衬底101的与第一电极142相对的表面上形成第二电极151。第一电极142和第二电极151例如由选自金、银、铜的金属材料或其合金组成。
在上述的实施例中，描述了整流器件D1和开基极双极晶体管DT集成在同一个芯片中的情形。在替代的实施例中，如果整流器件D1和开基极双极晶体管DT分别形成独立的半导体器件，则二者之间可以通过键合线电连接。
在如图3所示的ESD保护器件中，为了提高上述ESD保护器件的静电释放能力，希望增加开基极双极晶体管DT的PN结面积，且提高掺杂浓度，从而在静电释放时允许PN结流过大电流。然而，PN结面积的增加导致寄生电容CZ增加，使得ESD保护器件的响应速度降低。因此，在器件设计阶段的重要工作是选择合适的结面积和掺杂浓度，以获得最终的器件性能。
然而，由于层间介质层131的电荷捕获现象，该ESD保护器件100的实际产品的电容值通常高于器件设计时期望的电容，如下表所示。
表1、ESD保护器件的实际产品电容值与设计电容值的比较
| ESD保护器件 | 设计电容值(pF) | 产品电容值(pF) |
| 器件A | 0.34 | 0.92 |
| 器件B | 0.33 | 1.84 |
| 器件C | 0.32 | 1 |
| 器件D | 0.29 | 0.77 |
如图4所示，ESD保护器件200包括整流器件D1和开基极双极晶体管DT。由于层间介质层131通常捕获正电荷，在层间介质层131的诱导作用下，位于层间介质层131下方的第一外延层112和第二外延层122的表面层中均形成第三掺杂区124，第三掺杂区124为轻掺杂的N型。在开基极双极晶体管DT中，第三掺杂区124与第二外延层122之间形成附加的第四PN结，第三PN结和第四PN结同向偏置且并联连接，使得开基极双极晶体管DT的结面积明显增加，开基极双极晶体管DT的结电容也相应地增加。
针对上述问题，已经提出进一步改进的结构，在开基极双极晶体管的发射区周围形成阻挡掺杂区。该阻挡掺杂区的掺杂类型与开基极双极晶体管的掺杂类型相反，从而可以减小开基极双极晶体管的寄生电容。
在一种改进的结构中，如图5所示，ESD保护器件300包括整流器件D1和开基极双极晶体管DT。隔离结构102分别限定整流器件D1和开基极双极晶体管DT的有源区。在形成层间介质层131之前，分别在第一外延层112和第二外延层122中形成第四掺杂区125。在整流器件D1和开基极双极晶体管DT中，第四掺杂区125分别围绕第一掺杂区113和第二掺杂区123，且掺杂类型与第二掺杂区123的掺杂类型相反，例如为轻掺杂的P型。
在随后的步骤中，在第二外延层122上形成层间介质层131。第四掺杂区125可以为层间介质层131提供正电荷，从而作为阻挡掺杂区，避免在第二外延层122中诱导产生N型掺杂区。该开基极双极晶体管DT的第二掺杂区123作为发射区。由于第四掺杂区125限定发射区的面积，因此相应的结面积大致为第二掺杂区123与第二外延层122的接触面积。开基极双极晶体管DT的实际产品的寄生电容与设计电容值比较吻合。
在另一种改进的结构中，如图6所示，ESD保护器件400包括整流器件D1和开基极双极晶体管DT。隔离结构102分别限定整流器件D1和开基极双极晶体管DT的有源区。在形成层间介质层131之前，在第二外延层122的一部分暴露表面层中形成第四掺杂区125。在整流器件D1和开基极双极晶体管DT中，第四掺杂区125围绕第二掺杂区123，且掺杂类型与第二掺杂区123的掺杂类型相反，例如为轻掺杂的P型。
在随后的步骤中，在第二外延层122上形成层间介质层131。由于层间介质层131通常捕获正电荷，在第一外延层112和在第二外延层122的一部分表面层中，形成第三掺杂区124，第三掺杂区124为轻掺杂的N型。第三掺杂区124围绕第四掺杂区125。该开基极双极晶体管DT的第二掺杂区123作为发射区。由于第四掺杂区125限定发射区的面积，因此相应的结面积大致为第二掺杂区123与第二外延层122的接触面积。开基极双极晶体管DT的实际产品的寄生电容与设计电容值比较吻合。
在上述的ESD器件的制造方法中，为了形成第四掺杂区125限定发射区的面积，采用单独的光刻工艺形成附加掩模，以遮挡整流器件D1的第一掺杂区113和开基极双极晶体管DT的第二掺杂区123，并且经由开口暴露第二掺杂区123的周围区域。由此可见，在现有技术中，为了形成第四掺杂区125需要附加的光刻工艺，制造成本高。
图7a至7g分别示出根据本发明实施例的ESD保护器件制造方法不同阶段的截面图。例如，该方法用于制造如图5所示的ESD保护器件300。
如图7a所示，在半导体衬底101中彼此相邻的第一区域和第二区域中分别形成第一埋层111和第二埋层121。半导体衬底101例如是单晶硅衬底，并且掺杂成N型。第一埋层111和第二埋层121例如分别是在半导体衬底101的表面下预定深度形成的掺杂区。第一埋层111和第二埋层121分别掺杂成N型和P型。
为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。通过控制离子注入的参数，例如注入能量和剂量，可以掺杂区达到所需的深度和获得所需的掺杂浓度。
为了在半导体衬底101的选定区域形成第一埋层111和第二埋层121，采用两次离子注入分别注入不同掺杂类型的掺杂剂。在两次离子注入中，例如采用光刻工艺分别形成各自的光致抗蚀剂掩模(图中未示出)，其中的开口暴露期望的注入区域。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而形成第一埋层111和第二埋层121。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。应当注意，第一埋层111和第二埋层121的形成顺序可以是任意的。
在优选的实施例中，如果半导体衬底101的掺杂浓度非常高，则在形成第一埋层111和第二埋层121之前，可以在半导体衬底101的表面形成附加的外延层，然后才进行离子注入。
然后，通过已知的沉积工艺，在第一埋层111和第二埋层121的表面上生长外延半导体层。沉积工艺例如是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。
该外延半导体层例如是低浓度或超低浓度的N型外延层，或者本征外延层。在第一埋层111和第二埋层121的自掺杂作用下，外延半导体层的不同区域分别掺杂成第一外延层112和第二外延层122。由于第一埋层111和第二埋层分别掺杂成N型和P型，因此，位于第一埋层111上方的第一外延层112自掺杂成N型，位于第二埋层121上方的第二外延层122自掺杂成P型。
为了在保证整流二极管D1和开基极双极晶体管DT导通的情形下尽可能减小寄生电容，希望第一外延层112和第二外延层122的掺杂浓度尽可能低。例如，第一外延层112和第二外延层122的掺杂浓度均低于1e14cm-3。
进一步地，采用光刻工艺形成光致抗蚀剂掩模PR1，其中的开口暴露第一外延层112的一部分表面。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第一外延层112中形成第一掺杂区113，如图7b所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
第一掺杂区113为重掺杂的P型区，从第一外延层112的表面向下延伸预定深度。第一掺杂区113和第一外延层112形成第一PN结，从而分别形成整流器件D1的阳极和阴极。
进一步地，采用光刻工艺形成光致抗蚀剂掩模PR2，其中的开口暴露第二外延层122的一部分表面。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第二外延层122中形成第二掺杂区123，如图7c所示。在离子注入之后保留光致抗蚀剂掩模PR2，用于后续步骤形成另外的掺杂区。
第二掺杂区123为重掺杂的N型区，从第二外延层122的表面向下延伸预定深度。半导体衬底101和第二埋层121形成第三PN结，第二掺杂区123和第二外延层122形成第四PN结。因而，在开基极双极晶体管DT中，半导体衬底101和第二掺杂区123分别作为集电区和发射区，第二埋层121和第二外延层122共同作为基区。
进一步地，例如采用反应离子刻蚀工艺，刻蚀光致抗蚀剂掩模PR2。例如采用O2作为蚀刻剂。在刻蚀的过程中，光致抗蚀剂掩模PR2的厚度减小，开口的侧壁也逐渐刻蚀而增加尺寸，从而暴露围绕第二掺杂区123周围的区域，如图7d所示。
进一步地，采用光刻工艺形成光致抗蚀剂掩模PR2，其中的开口暴露第二外延层122围绕第二掺杂区123的一部分表面。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第二外延层122中形成第四掺杂区125，如图7e所示。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
第四掺杂区125为轻掺杂的P型区，从第二外延层122的表面向下延伸预定深度。第四掺杂区125围绕第二掺杂区123，且掺杂类型与第二掺杂区123的掺杂类型相反，从而限定第二掺杂区123的面积。
第四掺杂区125的掺杂浓度通常在5e11cm-2～1e12cm-2，且注入能量通常为80Kev左右。第四掺杂区125的掺杂浓度若较低(低于5e11cm-2)，则第四掺杂区125可能会在后续的层间介质层诱导下，反型成轻掺杂N型层，而无法达到降低ESD保护器件电容的效果。若第四掺杂区125的掺杂浓度过高(如高于1e12cm-2)，则第四掺杂区125与第二掺杂区123接触形成的PN结，又会引起开基极双极晶体管DT的寄生电容增加。因此，第四掺杂区125的掺杂浓度需要控制为适当的值。
进一步地，形成用于限定整流器件D1和开基极双极晶体管DT的有源区的隔离结构102。
在整流器件D1和开基极双极晶体管DT的周边，隔离结构102从第一外延层112和第二外延层122的表面延伸至半导体衬底101中，使得ESD保护器件中的整流器件D1和开基极双极晶体管DT彼此隔离，以及与邻近的半导体器件隔离。
隔离结构102可以是沟槽隔离。用于形成沟槽隔离的工艺是本领域已知的，例如包括在半导体结构中蚀刻出浅沟槽以及采用绝缘材料填充浅沟槽的步骤。
然后，通过上述已知的沉积工艺，在外延半导体层102相对的表面上形成层间介质层131，如图7f所示。
层间介质层131例如由氧化硅组成。由于层间介质层131捕获正电荷，在第一外延层112和在第二外延层122的一部分表面层中，形成第三掺杂区124。第三掺杂区124为轻掺杂的N型区。第三掺杂区124围绕第四掺杂区125。
在开基极双极晶体管DT中，第二掺杂区123作为发射区。由于第四掺杂区125限定发射区的面积，因此相应的结面积大致为第二掺杂区123与第二外延层122的接触面积。开基极双极晶体管DT的实际产品的寄生电容与设计电容值比较吻合。
进一步地，通过光刻和蚀刻在层间介质层131中形成分别到达第一掺杂区113和第二掺杂区123的开口。
然后，通过上述已知的沉积工艺和平面化工艺(例如，化学机械平面化)，在层间介质层131的开口中形成导电通道141，在层间介质层131的表面上形成第一电极142，以及在半导体衬底101的与外延半导体层102相对的表面上形成第二电极151，如图7g所示。导电通道141、第一电极142和第二电极151例如由选自金、银、铜的金属材料组成。
在上述的实施例中，描述了在同一个芯片中集成整流器件和开基极双极晶体管的ESD保护器件的制造方法。在替代的实施例中，该方法可以用于分别制造整流器件和开基极双极晶体管，从而形成两个独立的分立元件，然后采用键合线连接两个分立元件，从而形成ESD保护器件。上述用于限定开基极双极晶体管的发射区的方法，可以用于制造开基极双极晶体管的分立元件。在另一个替代的实施例中，开基极双极晶体管自身可以单独用作单向的ESD保护器件。因此，根据本发明实施例的ESD保护器件的制造方法也可以用于制造仅包括开基极双极晶体管的ESD保护器件。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (11)
1.一种静电放电保护器件的制造方法，包括：
在半导体衬底上形成第一埋层；
在所述半导体衬底上形成第一外延层；
在所述第一外延层中形成第一掺杂区；以及
在所述第一外延层中形成围绕所述第一掺杂区的第二掺杂区，
其中，所述半导体衬底和所述第一掺杂区分别为第一掺杂类型，所述埋层和所述第一外延层为第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反，
采用相同的第一掩模形成所述第一掺杂区和所述第二掺杂区。
2.根据权利要求1所述的方法，在形成所述第一掺杂区的步骤之前，还包括：
在所述第一外延层上形成所述第一掩模，所述第一掩模具有与所述第一掺杂区相对应的第一开口。
3.根据权利要求2所述的方法，在形成所述第一掺杂区的步骤和形成所述第二掺杂区的步骤之间，还包括：
扩大所述第一开口的尺寸，从而暴露所述第一外延层围绕所述第一掺杂区的一部分表面。
4.根据权利要求3所述的方法，其中，采用反应离子蚀刻来扩大所述第一开口的尺寸。
5.根据权利要求1所述的方法，其中，所述半导体衬底和所述第一掺杂区分别作为开基极双极晶体管的集电区和发射区，所述第一埋层和所述第一外延层共同作为所述开基极双极晶体管的基区。
6.根据权利要求1所述的方法，还包括：
在所述半导体衬底中形成第二埋层；
在所述半导体衬底上形成第二外延层；以及
在所述第二外延层中形成第三掺杂区，
其中，所述第二埋层和所述第二外延层为所述第一掺杂类型，所述第三掺杂区为所述第二掺杂类型。
7.根据权利要求6所述的方法，其中，采用相同的外延生长步骤形成所述第一外延层和所述第二外延层。
8.根据权利要求7所述的方法，其中，所述第一外延层和所述和二外延层分别由所述第一埋层和所述第二埋层自掺杂。
9.根据权利要求6所述的方法，其中，所述第一外延层和所述第一掺杂区分别作为整流器件的阴极和阳极。
10.根据权利要求6所述的方法，在形成第一掺杂区的步骤、形成第二掺杂区的步骤和形成第三掺杂区的步骤之后，还包括：
在所述第一外延层、所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的表面形成层间介质层；
在所述层间介质中形成分别到达所述第一掺杂区和所述第三掺杂区的导电通道；
在所述层间介质层上形成与所述导电通道电连接的第一电极；以及
在所述半导体衬底与所述第一电极相对的表面上形成第二电极。
11.根据权利要求6所述的方法，在形成第一掺杂区的步骤、形成第二掺杂区的步骤和形成第三掺杂区的步骤之后，还包括：
形成隔离结构，所述隔离结构从所述第一外延层和所述第二外延层的表面延伸至所述半导体衬底中，以限定整流器件和开基极双极晶体管各自的有源区。
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