CN100452433C - 半导体装置及高压p型金属氧化物半导体装置 - Google Patents
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Abstract
本发明涉及一种半导体装置及高压P型金属氧化物半导体装置，具体为具有静电放电防护功能的高压PMOS晶体管的半导体装置包括PMOS晶体管、N型埋藏层以及P型基底。PMOS晶体管包括设置于高压P阱区中且掺杂P型杂质的第一源/漏极区，设置于高压N阱区中且掺杂P型杂质的第二源/漏极区，高压P阱区是与高压N阱区实体接触，与第一源/漏极区实体接触的场区是大体设置接近高压P阱区与高压N阱区的接面，且大体设置于栅极介电层下；具有高掺杂浓度的第一N型区是设置于高压P阱区中，并相邻于第一源/漏极区。具有高掺杂浓度的N型埋藏层是设置于高压P阱区与高压N阱区下方。P型基底是设置于N型埋藏层下方。
Description
技术领域
本发明是有关于一种具有静电放电防护功能的半导体装置，特别是有关于一种具有静电放电防护功能的高压P型金属氧化物半导体(PMOS)装置。
背景技术
高压金属氧化物半导体(HVMOS)晶体管是广泛的使用于许多电子产品中，例如CPU的电压源、电源管理系统(powermanagement system)以及交流至直流转换器。
图1是显示传统高压P型金属氧化物半导体(HVPMOS)2。HVPMOS 2包括栅电极10、栅极氧化层12、高压P阱区16中的漏极区4，以及高压N阱区14中的源极区6。浅沟槽隔离区(shallowtrench isolation，STI)8是将漏极区4与栅电极10隔离，以施加高漏极至栅极(drain-gate)电压。N型区18是相邻于源极区6。
传统HVPMOS 2会因为遭受到静电放电(electrostaticdischarge，ESD)而被破坏。本领域技术人员皆了解，当人体触碰到封装的接脚时，将会于集成电路的输入或输出缓冲器产生高电位。当发生静电放电事件时，会产生流经集成电路内部装置的大电流。对半导体装置而言，由于静电放电所产生的电位会破坏装置或是整个集成电路，因此静电放电是个严重的问题。HVPMOS 2可承受顺向(forward)式静电放电。当发生瞬间的顺向式静电放电时，会使得漏极区4的电压位准大于源极区6的电压位准，ESD电流则会通过由漏极区4、高压P阱区16、高压N阱区14以及N型区18所形成的电流路径，以释放电荷。因此HVPMOS 2不会因为瞬间静电放电而遭受破坏。
然而，反向式静电放电会使得HVPMOS 2被破坏。当源极区6(以及N型区18)发生静电放电时，设置于高压N阱区14与高压P阱区16之间的反向二极管(reversed diode)是用来避免ESD电流被导通。因此，HVPMOS 2或是设置于HVPMOS 2附近的其他装置会因为静电放电而遭受破坏。解决此问题的其中一种方法是为分别设置两个静电放电防护装置来导通ESD电流，以及降低源极区6的电压位准。然而，额外的成本以及晶片面积皆为考量的因素(extra cost and chip area are involved)。
发明内容
有鉴于此，本发明提供一种具有静电放电防护功能的PMOS装置，以及PMOS装置的形成方法。
根据本发明所述的PMOS硅控整流器包括设置于高压P阱区中与P型杂质掺杂的第一源/漏极区，设置于高压N阱区中与P型杂质掺杂的第二源/漏极区，高压P阱区与高压N阱区之间有实体接触，场区大体设置于栅极介电层的下方，具有高掺杂浓度的第一N型区是设置于高压P阱区中，且相邻于第一源/漏极区。PMOS硅控整流器更包括设置于高压P阱区与高压N阱区下方的N型埋藏层，且P型基底是设置于N型埋藏层的下方。
根据本发明所述的PMOS硅控整流器更包括设置于高压P阱区中且相邻于第一N型区的具有高掺杂浓度的P型区。
根据本发明所述的PMOS硅控整流器更包括设置于高压N阱区中且相邻于第一源/漏极区的具有高掺杂浓度的第二N型区。
根据本发明所述的PMOS硅控整流器的形成方法包括形成相邻于第二高压阱区的第一高压阱区，且第二高压阱区的导电型态是相反于第一高压阱区的导电型态。PMOS硅控整流器的形成方法更包括形成大体设置于第一高压阱区中的第一场区，且第一场区是设置靠近第一高压阱区与第二高压阱区的接面，在第一高压阱区中形成与第一场区接触的第一掺杂区，在第二高压阱区中形成第二掺杂区，第一掺杂区与第二掺杂区皆具有第一导电型态，在第一高压阱区中形成与第一掺杂区接触的第三掺杂区，第三掺杂区是与具有第二导电型态的高掺杂浓度的杂质进行掺杂。栅极介电层以及栅电极是设置于场区、第一高压阱区以及第二高压阱区的上方，栅极介电层的第一侧边大体对齐于第二掺杂区，且栅极介电层的第二侧边是落在场区的上方。
本发明是这样实现的：
本发明提供一种高压P型金属氧化物半导体装置，具有静电放电防护功能，所述高压P型金属氧化物半导体装置包括：一基底，掺杂具有一第一导电型态的杂质；一埋藏层，设置于上述基底中，并且掺杂具有一第二导电型态的杂质，其中上述第二导电型态不同于上述第一导电型态；一第一高压阱区，覆盖上述埋藏层，并且掺杂具有上述第一导电型态的杂质；一第二高压阱区，覆盖上述埋藏层，并且掺杂具有上述第二导电型态的杂质，其中上述第二高压阱区是与上述第一高压阱区有实体接触；一场区，大体设置于上述第一高压阱区中接近上述第一高压阱区与第二高压阱区之间的接面处；一第一掺杂区以及一第二掺杂区，掺杂具有上述第一导电型态的杂质，其中上述第一掺杂区是设置于上述第一高压阱区中，并且与上述场区有实体接触，且上述第二掺杂区是设置于上述第二高压阱区中；一第三掺杂区，设置于上述第一高压阱区中并与上述第一掺杂区有实体接触，并且掺杂具有上述第二导电型态的杂质；一第四掺杂区，具有上述第一导电型态，并设置于上述第一高压阱区中与上述第三掺杂区实体接触，且该第三掺杂区位于该第四掺杂区与该第一掺杂区之间；一栅极介电层，设置于上述场区、第一高压阱区以及第二高压阱区上，上述栅极介电层具有大体对齐于上述第二掺杂区的侧边的一第一侧边，以及覆盖上述场区的一第二侧边；以及一栅电极，设置于上述栅极介电层上。
本发明所述的高压P型金属氧化物半导体装置，上述第一导电型态是为P型，且上述第二导电型态是为N型。
本发明所述的高压P型金属氧化物半导体装置，上述场区是为一浅沟槽隔离区以及一场氧化层其中之一。
本发明所述的高压P型金属氧化物半导体装置，更包括：一第五掺杂区，具有上述第二导电型态，并设置于上述第二高压阱区中与上述第二掺杂区实体接触。
本发明所述的高压P型金属氧化物半导体装置，上述第一、第二以及第三掺杂区的杂质浓度皆约大于1020/cm3，上述埋藏层的杂质浓度是约介于1016/cm3与1018/cm3之间，且上述第一高压阱区与第二高压阱区的杂质浓度皆约介于1015/cm3与1016/cm3之间。
本发明所述的高压P型金属氧化物半导体装置，上述装置是设置于一半导体晶片中，且其中上述第一掺杂区以及第二掺杂区是电性耦接至上述半导体晶片的输入/输出接合垫。
本发明所述的高压P型金属氧化物半导体装置，上述装置是封装于一封装中，且其中上述第一掺杂区以及第二掺杂区是电性耦接至上述封装的输入/输出接脚。
本发明还提供一种半导体装置，具有一高压P型金属氧化物半导体晶体管，其中上述高压P型金属氧化物半导体晶体管具有静电放电防护功能，上述半导体装置包括：一P型金属氧化物半导体晶体管包括：一第一源/漏极区，设置于一高压P阱区中，并掺杂一P型杂质；一第二源/漏极区，设置于一高压N阱区中，并掺杂上述P型杂质，其中上述高压P阱区是与高压N阱区有实体接触；一场区，与上述第一源/漏极区有实体接触，其中场区是大体设置接近上述高压P阱区与高压N阱区的接面，且大体设置于一栅极介电层下；以及一第一N型区，具有高掺杂浓度，设置于上述高压P阱区中，并相邻于上述第一源/漏极区；一P型区，具有高掺杂浓度，设置于上述高压P阱区中，并相邻于上述第一N型区，且该第一N型区介于该P型区与该第一源/漏极区之间；一N型埋藏层，具有高掺杂浓度，设置于上述高压P阱区与高压N阱区下方；以及一P型基底，设置于上述N型埋藏层下方。
本发明所述的半导体装置，更包括：一第二N型区，具有高掺杂浓度，设置于上述高压N阱区中，并相邻于上述第二源/漏极区。
本发明所述的半导体装置，上述第一N型区以及第一源/漏极区是以内连线的方式电性连接。
本发明所述的半导体装置，上述高压N阱区是与上述N型埋藏层有实体接触。
本发明所述的半导体装置，上述高压N阱区是透过部分的上述高压P阱区与上述N型埋藏层分隔。
根据本发明所述的PMOS硅控整流器可以作为静电放电防护装置。将要被保护的电路与PMOS硅控整流器并联耦接，ESD电流即可被导通。
形成第一高压阱区以及第二高压阱区的步骤包括提供具有第一导电型态的基底，以于基底上形成具有第二导电型态的埋藏层，第二导电型态是与第一导电型态为相反的导电型态，具有第一导电型态的掺杂半导体层是设置于埋藏层的上方，遮蔽部分的掺杂半导体层，并将掺杂半导体层与具有第二导电型态的杂质进行掺杂，被遮蔽的掺杂半导体层是形成第一高压阱区，未遮蔽的掺杂半导体层是形成第二高压阱区。另外，掺杂半导体亦可以为第二导电型态，而第一高压阱区是透过将掺杂半导体与具有第一导电型态的杂质掺杂而形成。
根据本发明所述的高压PMOS装置以及寄生硅控整流器被瞬间静电放电所产生的电压导通，以保护PMOS装置。
附图说明
图1是显示传统用以防护顺向式静电放电，但容易受到反向式静电放电所破坏的高压P型金属氧化物半导体；
图2至图4、图5A、图5B、图6至图9、图10A、图10B以及图11至图12是显示根据本发明较佳实施例的操作步骤的剖面图；
图13是显示根据本发明较佳实施例所述的静电放电防护电路的示范布局；
图14以及图15是分别显示晶片级与封装级的静电放电防护架构；
图16是显示传统高压P型金属氧化物半导体的实验结果，由于反向式的静电放电所产生的电压使得漏电流增加；
图17是显示根据本发明较佳实施例的实验结果，其中漏电流并不会受到反向式静电放电所产生的电压的影响，直到此较佳实施例受到大电流的破坏。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
以下将介绍根据本发明所述的较佳实施例。必须说明的是，本发明提供了许多可应用的发明概念，所揭露的特定实施例仅是说明达成以及使用本发明的特定方式，不可用以限制本发明的范围。
图2至图12是用以描述本发明的较佳实施例的操作步骤，且此较佳实施例所讨论的操作步骤是使用于相同的电路。根据本发明实施例的各个观点，例如参考标号是用以代表指定的元件。
图2是显示形成基底20。基底20较佳为包括例如硅的半导体材料，亦可以为其他半导体材料。基底20较佳为P型基底。然而，基底20亦可以为N型基底。
N型埋藏层(N+buried layer，NBL)22是形成于基底20的上部，亦即最接近基底20的上表面。N型埋藏层22较佳为将掺质注入至基底20的上表面而形成。例如可注入锑以及/或砷至掺质浓度约为1016/cm3至1018/cm3。接下来，N型埋藏层22的掺质可透过将基底20加热至约为摄氏1000度至1100度之间，而掺杂至基底20的上部。根据本发明另一实施例，假使基底20为N型基底，则会形成P型埋藏层。N型埋藏层22是作为电性隔离区，用以将基底20与形成于N型埋藏层22上的装置隔离。
图3是显示沉积于N型埋藏层22上的掺杂半导体层24。掺杂半导体层24较佳为包括例如硅的半导体，并且较佳为与具有P型的杂质掺杂。尽管可选择性的使用其他沉积方法，掺杂半导体层24较佳为外延成长(epitaxially grown)，且可选择性的作为P-epi层24。当掺杂半导体层24外延成长时，是将P型掺质(例如硼)引入，较佳掺质浓度约介于1015/cm3与1016/cm3之间。
图4是显示形成光致抗蚀剂34。透过使用微影(lithography)技术定义光致抗蚀剂34。接着，注入N型杂质以形成N阱区28，亦即为高压N阱区(HVNW)28。高压N阱区28较佳为包括锑以及/或砷，锑以及砷可中和(neutralize)P-epi层24中的P型杂质，并且将注入的区域转换为N型。在注入完成后，高压N阱区28较佳为具有浓度约介于1015/cm3与1016cm3之间的纯N型杂质。尽管可能会形成浅高压N阱区28，高压N阱区28的底部较佳为延伸至N型埋藏层22。光致抗蚀剂34所形成的掩膜是遮蔽部分的P-epi层24，以形成P阱区26，亦即为高压P阱区(HVPW)26。接下来，将光致抗蚀剂34移除。
根据本发明另一实施例，掺杂半导体层24为N型。透过遮蔽部分的掺杂半导体层24，并且掺杂P型杂质，可形成高压P阱区26以及高压N阱区28。
图5A以及图5B是显示形成场区(field region)36。图5A是显示根据本发明一较佳实施例所述的场区36是透过在高压P阱区26中形成沟槽，以介电材料(例如二氧化硅或高等离子密度氧化物(HDP oxide))填满沟槽，并且执行化学机械研磨将表面磨平而形成。经过上述步骤所产生的浅沟槽隔离区是为场区36。图5B是显示根据本发明另一实施例所述的掩膜32(较佳为由氮化硅所形成)是覆盖于高压P阱区26以及高压N阱区28的上方。接着定义掩膜32以形成开口30。场区(亦可以为场氧化层)36是透过对开口30执行氧化程序而形成。一般来说，对于0.25微米或以下的制程，场区较佳为浅沟隔离层区。对于0.25微米以上的制程，场区较佳为场氧化层。场区36较佳为设置靠近高压P阱区26与高压N阱区28的接面，使接下来形成的MOS装置会横跨上述两个区域。
图6是显示在移除掩膜32后，接着定义沉积于晶圆上的另一光致抗蚀剂层40，以形成开口42。透过对开口42执行P型掺质注入，分别于高压P阱区26以及高压N阱区28中形成P型区43、44与46。P型区43、44与46较佳为包括碳(carbon)以及/或其他P型掺质，且掺杂浓度约为大于1020/cm3的高掺杂(heavily doped)浓度。
图7是显示移除光致抗蚀剂层40，并且形成且定义光致抗蚀剂层50。执行N型掺质注入，以分别于高压P阱区26以及高压N阱区28中形成N型区54与56。N型掺质注入可包括磷以及/或砷。N型掺质较佳为掺杂至高掺杂浓度约为大于1020/cm3的杂质中。在上述实施例中，高掺杂浓度亦即为杂质浓度大于1020/cm3。然而，本领域技术人员皆知道高掺杂浓度只是根据特定的装置类型、科技时代、最小尺寸等所使用的专门用语。因此，本发明是根据被评估的技术的观点来解释这个名词，而并非用以限定本发明的范围。完成注入后，将光致抗蚀剂层50移除。本领域技术人员皆了解，N型区以及P型区的形成顺序仅为设计上的选择。
图8是显示形成栅极介电层60、栅电极62以及间隙壁64。本领域技术人员皆了解栅极介电层60、栅电极62以及间隙壁64的形成步骤，因此在此不加以赘述。栅电极62的一侧壁较佳为落在场区36上方的区域中，使得栅电极62与P型区44隔开，如此一来，可对栅电极62施加高电压。
P型区43、44以及N型区54较佳为以内连线(interconnect)的方式电性连接，且P型区46与N型区56较佳为以内连线(interconnect)的方式电性连接图9是显示设置于高压P阱区26与高压N阱区28之间的寄生PN二极管D1。电阻R1与R3代表高压P阱区26中的寄生电阻。电阻R2代表高压N阱区28中的寄生电阻。PN二极管D1与电阻R1、R2与R3是形成顺向式静电放电的电流路径。当发生瞬间的静电放电时，节点57的电位会大于节点59的电位，使得ESD电流流经静电放电的电流路径，以保护图9中的架构免于受到顺向式静电放电的破坏。
根据本发明一较佳实施例亦包括两个双极(bipolar)晶体管。图10A是显示分别由P型掺杂区46、高压N阱区28与高压P阱区26所形成的第一(PNP)晶体管Q1的射极(emitter)、基极(base)与集极(conllector)。结合双极晶体管Q1与Q2的电路是为典型的硅控整流器(silicon controlled rectifier，SCR)。图10B是显示对应的等效电路的电路图。本领域技术人员皆了解，硅控整流器具有“快速回复(snapback)”的特征，其表示当于节点59和节点57之间施加一高参考电压时，会将硅控整流器导通，并且使电流流经硅控整流器，使得介于节点59和节点57之间的电压快速回复并且降低。快速回复的电压是部分取决于高压P阱区26与高压N阱区28中的掺杂浓度，快速回复的电压可透过增加掺杂浓度而增加，或是透过降低掺杂浓度而减少。
图11是显示根据本发明一较佳实施例所述的等效电路的示意图。等效电路包括PMOS晶体管P1、二极管D1以及P型硅控整流器(PSCR)，PMOS晶体管P1包括源极区46、漏极区44以及栅极64，P型硅控整流器包括双极晶体管Q1与Q2。电阻R4是为将电阻R1与R3并联的等效电阻。当节点59的电压大于节点57的电压时，P型硅控整流器会保护PMOS晶体管P1，避免其受到反向式静电放电的破坏。相反的，当节点57的电压大于节点59的电压时，二极管D1会保护PMOS晶体管P1，避免其受到顺向式静电放电的破坏。因此，根据本发明一较佳实施例所述的静电放电防护电路对于顺向式以及反向式的静电放电皆具有良好的防护能力。
图12是显示根据本发明另一较佳实施例包括较少的元件，其中HVPMOS包括源极/漏极P型区44与46、浅沟槽隔离区36、栅极介电层60、栅电极62以及栅极间隙壁64。N型区54是相邻于P型区44。P型区46、高压N阱区28、高压P阱区26以及N型区54是形成一寄生硅控整流器。在其他较佳实施例中，更可形成N型区56，透过形成包括PN二极管D1以及寄生电阻R1与R2的电流路径，以提供对于顺向式静电放电的防护。
尽管本发明一较佳实施例较佳作为高可靠度(highlyrealiable)的HVPMOS装置，但由于HVPMOS具有释放静电放电电流的能力，所以亦可作为静电放电防护装置。图12亦显示集成电路68的电路图，例如逻辑、存储器阵列等元件，可耦接至节点59与57。假使集成电路68的一个输出节点59或57发生瞬间的静电放电，ESD电流可流经P型硅控整流器，使得界于节点59与节点57之间的电压下降，以保护集成电路68。
图13是显示根据本发明一较佳实施例所述的静电放电防护电路的示范布局。值得注意的是，元件54、44、62、46以及56在图12中的布局是为由内而外，且设置于外部的元件是大体将设置于内部的元件围住。然而，本领域技术人员皆了解，在其他的布局中，元件54、44、62、46以及56可以为彼此平行的条状元件。
图12所显示根据本发明一较佳实施例所述的静电放电防护电路是适用于电路级、晶片级甚至是封装级的静电放电防护。图14是显示一种晶片级的静电放电防护架构。集成电路80是耦接于晶片86的输入/输出接合垫84之间。假使在输入/输出接合垫84之间发生瞬间的静电放电，P型硅控整流器82将会导通，使ESD电流通过，则耦接于输入/输出接合垫84之间的集成电路80或其他集成电路(未图示)将会被保护，因而免于受到静电放电的破坏。图15是显示适用于封装级且相似于图15所显示的静电放电防护架构。P型硅控整流器82是电性耦接至封装92的输入/输出接脚90，以对电路80提供封装级的静电放电防护。
图16与图17是显示本发明较佳实施例的效果。图16是显示在传统HVPMOS装置的源极区与漏极区之间施加参考电压所得到的漏电流。每一个圆圈皆代表对传统HVPMOS装置施加一(反向式)参考电压所得到对应的电压应力。沿着箭头70的方向，参考电压逐渐增加。值得注意的是，当参考电压小于约50伏特时，HVPMOS装置的漏电流皆维持在约为8×10-9安培附近。当参考电压大于约50伏特时，HVPMOS会被导通且电压会迅速拉回。此时，漏电流增加至超过10-4安培，表示装置的等级下降。
图17是显示根据本发明较佳实施例所述的漏电流是相当于在节点59与节点57之间施加参考电压的函数。每一个圆圈是代表对节点59与节点57之间施加参考电压所得到对应的电压应力。沿着箭头72的方向，当参考电压小于P型硅控整流器的导通电压时，参考电压会逐渐增加。当参考电压小于约52伏特时，漏电流皆维持在约为8×10-9安培附近。当参考电压大于约52伏特时，P型硅控整流器会被导通且电压会迅速拉回。由箭头74所连接的方形是显示当P型硅控整流器被导通后，节点59与节点57之间的压降。值得注意的是，在P型硅控整流器被导通后，仍然维持相同的漏电流。因此，P型硅控整流器的效能并不会受到ESD电压应力的影响，直到装置受到超高反向电流(例如方形76或78的位置)而被破坏。
比较图16与图17，可以看出传统HVPMOS装置容易受到反向式静电放电的破坏，而根据本发明较佳实施例所述的P型硅控整流器，可以将反向式电流引入，以保护集成电路，使其免于受到反向式静电放电的破坏。
实验结果显示本发明的较佳实施例在机械模式(machinemode)或是人体模式(human body mode)下，显然可承受较高的静电电压，特别是对于反向式静电放电所产生的电压。表1是显示实验结果。
表1
| 装置 | 人体模式顺向电压 | 人体模式反向电压 | 机械模式顺向电压 | 机械模式反向电压 |
| 高压P型金属氧化物半导体 | ＞8千伏特 | ＜0.5千伏特 | ≈150伏特 | ＜50伏特 |
| P型硅控整流器 | ＞8千伏特 | ≈7千伏特 | ≈850伏特 | ≈650伏特 |
从表1中可看出，本发明的较佳实施例在机械模式下，可承受约为850伏特的顺向电压，以及约为650伏特的反向电压。然而，传统HVPMOS在机械模式下，只能承受约为150伏特的顺向电压，以及约为50伏特的反向电压。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
2：高压P型金属氧化物半导体
4：漏极区
6：源极区
8：浅沟槽隔离区
10、62：栅电极
12：栅极氧化层
14、28：高压N阱区
16、26：高压P阱区
18、54、56：N型区
20：基底
22：N型埋藏层
24：掺杂半导体层
30、42：开口
32：掩膜
34、40、50：光致抗蚀剂层
36：场区
43、44、46：P型区
57、59：节点
60：栅极介电层
64：间隙壁
68、80：集成电路
70、72、74：箭头
76、78：方形
82：P型硅控整流器
84：输入/输出接合垫
86：晶片
90：输入/输出接脚
92：封装
R1、R2、R3、R4：电阻
D1：二极管
Q1、Q2：双极晶体管
P1：PMOS晶体管
Claims (12)
1.一种高压P型金属氧化物半导体装置，其特征在于，具有静电放电防护功能，所述高压P型金属氧化物半导体装置包括：
一基底，掺杂具有一第一导电型态的杂质；
一埋藏层，设置于上述基底中，并且掺杂具有一第二导电型态的杂质，其中上述第二导电型态不同于上述第一导电型态；
一第一高压阱区，覆盖上述埋藏层，并且掺杂具有上述第一导电型态的杂质；
一第二高压阱区，覆盖上述埋藏层，并且掺杂具有上述第二导电型态的杂质，其中上述第二高压阱区是与上述第一高压阱区有实体接触；
一场区，设置于上述第一高压阱区中接近上述第一高压阱区与第二高压阱区之间的接面处；
一第一掺杂区以及一第二掺杂区，掺杂具有上述第一导电型态的杂质，其中上述第一掺杂区是设置于上述第一高压阱区中，并且与上述场区有实体接触，且上述第二掺杂区是设置于上述第二高压阱区中；
一第三掺杂区，设置于上述第一高压阱区中并与上述第一掺杂区有实体接触，并且掺杂具有上述第二导电型态的杂质；
一第四掺杂区，具有上述第一导电型态，并设置于上述第一高压阱区中与上述第三掺杂区实体接触，且该第三掺杂区位于该第四掺杂区与该第一掺杂区之间；
一栅极介电层，设置于上述场区、第一高压阱区以及第二高压阱区上，上述栅极介电层具有对齐于上述第二掺杂区的侧边的一第一侧边，以及覆盖上述场区的一第二侧边；以及
一栅电极，设置于上述栅极介电层上。
2.根据权利要求1所述的高压P型金属氧化物半导体装置，其特征在于，上述第一导电型态是为P型，且上述第二导电型态是为N型。
3.根据权利要求1所述的高压P型金属氧化物半导体装置，其特征在于，上述场区是为一浅沟槽隔离区以及一场氧化层其中之一。
4.根据权利要求1所述的高压P型金属氧化物半导体装置，其特征在于，更包括：
一第五掺杂区，具有上述第二导电型态，并设置于上述第二高压阱区中与上述第二掺杂区实体接触。
5.根据权利要求1所述的高压P型金属氧化物半导体装置，其特征在于，上述第一、第二以及第三掺杂区的杂质浓度皆大于1020/cm3，上述埋藏层的杂质浓度是介于1016/cm3与1018/cm3之间，且上述第一高压阱区与第二高压阱区的杂质浓度皆介于1015/cm3与1016/cm3之间。
6.根据权利要求1所述的高压P型金属氧化物半导体装置，其特征在于，上述装置是设置于一半导体晶片中，且其中上述第一掺杂区以及第二掺杂区是电性耦接至上述半导体晶片的输入/输出接合垫。
7.根据权利要求1所述的高压P型金属氧化物半导体装置，其特征在于，上述装置是封装于一封装中，且其中上述第一掺杂区以及第二掺杂区是电性耦接至上述封装的输入/输出接脚。
8.一种半导体装置，其特征在于，具有一高压P型金属氧化物半导体晶体管，其中上述高压P型金属氧化物半导体晶体管具有静电放电防护功能，上述半导体装置包括：
一P型金属氧化物半导体晶体管包括：
一第一源/漏极区，设置于一高压P阱区中，并掺杂一P型杂质；
一第二源/漏极区，设置于一高压N阱区中，并掺杂上述P型杂质，其中上述高压P阱区是与高压N阱区有实体接触；
一场区，与上述第一源/漏极区有实体接触，其中场区是设置接近上述高压P阱区与高压N阱区的接面，且设置于一栅极介电层下；以及
一第一N型区，具有高掺杂浓度，设置于上述高压P阱区中，并相邻于上述第一源/漏极区；
一P型区，具有高掺杂浓度，设置于上述高压P阱区中，并相邻于上述第一N型区，且该第一N型区介于该P型区与该第一源/漏极区之间；
一N型埋藏层，具有高掺杂浓度，设置于上述高压P阱区与高压N阱区下方；以及
一P型基底，设置于上述N型埋藏层下方。
9.根据权利要求8所述的半导体装置，其特征在于，更包括：
一第二N型区，具有高掺杂浓度，设置于上述高压N阱区中，并相邻于上述第二源/漏极区。
10.根据权利要求8所述的半导体装置，其特征在于，上述第一N型区以及第一源/漏极区是以内连线的方式电性连接。
11.根据权利要求8所述的半导体装置，其特征在于，上述高压N阱区是与上述N型埋藏层有实体接触。
12.根据权利要求8所述的半导体装置，其特征在于，上述高压N阱区是透过部分的上述高压P阱区与上述N型埋藏层分隔。
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