TWI555163B - 半導體結構 - Google Patents

Description

半導體結構

本發明係有關於一種半導體結構，特別是有關於一種用以釋放靜電放電(ESD)電流的半導體結構。

積體電路的ESD事件，指的是具有高電壓的靜電電荷，透過積體電路晶片的釋放過程。釋放靜電電荷的瞬間能量相當的可觀，如果沒有善加處理，往往會造成積體電路的燒毀。

本發明提供一種半導體結構，用以釋放一靜電放電電流，並包括一基底、一第一掩埋層、一第二掩埋層、一第一井區、一第二井區、一第一摻雜區、一溝渠式閘極以及一第二摻雜區。基底具有一第一導電型態。第一掩埋層形成在基底之上，並具有一第二導電型態。第二掩埋層形成在基底之上，並具有第三導電型態。第一井區形成在第一掩埋層之上，並具有第二導電型態。第二井區形成在第二掩埋層之上，重疊部分第一掩埋層，並具有第三導電型態。第一摻雜區形成在第一井區之中，並具有第三導電型態。溝渠式閘極延伸進入第二井區以及第一掩埋層。第二摻雜區形成在第二井區之中，接觸溝渠式閘極，並具有第二導電型態。

為讓本發明之特徵和優點能更明顯易懂，下文特 舉出較佳實施例，並配合所附圖式，作詳細說明如下：

100、300‧‧‧半導體結構

110‧‧‧基底

121、122‧‧‧掩埋層

131、132‧‧‧井區

140‧‧‧溝渠式閘極

141、142‧‧‧側壁

151~155‧‧‧摻雜區

GA‧‧‧空隙

S410、S420、S430、S440、S450、S460、S470、S480‧‧‧步驟

第1-3圖為本發明之半導體結構的可能示意圖。

第4圖為本發明之半導體結構的形成方法示意圖。

第1圖為本發明之半導體結構示意圖。如圖所示，半導體結構100包括一基底110、掩埋層(buried layer)121、122、井區131、132、一溝渠式閘極(trench gate)140、摻雜區151與152。本發明並不限定基底110的導電型態。在一可能實施例中，基底110的導電型態係為N型或P型。

掩埋層121與122形成在基底110之上。在一可能實施例中，掩埋層121與122的導電型態並不相同。舉例而言，當掩埋層121的導電型態為N型或P型時，掩埋層122的導電型態為P型或N型。在本實施例中，掩埋層121與122之間具有一空隙GA，但並非用以限制本發明。在其它實施例中，掩埋層121與122之間不具有空隙，而係直接接觸在一起。

井區131形成在掩埋層121之上。在一可能實施例中，井區131與掩埋層121具有相同型態的摻雜物，如均為N型或P型。在本實施例中，掩埋層121的摻雜濃度高於井區131的摻雜濃度，故可降低井區131的等效阻抗。

井區132形成在掩埋層122之上，並重疊部分的掩埋層121。在一可能實施例中，井區132與掩埋層122具有相同型態的摻雜物。在本實施例中，掩埋層122的摻雜濃度高於井 區132的摻雜濃度，故可降低井區132的等效阻抗。

溝渠式閘極140延伸進入井區132與掩埋層121。如圖所示，溝渠式閘極140穿透井區132，但並未穿透掩埋層121。在另一可能實施例中，溝渠式閘極140穿透井區132與掩埋層121。

摻雜區151形成在井區131之中。在一可能實施例中，摻雜區151的導電型態不同於井區131的導電型態。舉例而言，當摻雜區151的導電型態為N型或P型時，井區131的導電型態為P型或N型。在其它實施例中，摻雜區151的導電型態相同於掩埋層122的導電型態，如均為N型或P型。在一些實施例中，摻雜區151的摻雜濃度可能高於或低於掩埋層122的摻雜濃度。

摻雜區152形成在井區132之中並接觸溝渠式閘極140。在一可能實施例中，摻雜區152的導電型態不同於井區132的導電型態。舉例而言，當摻雜區152的導電型態為N型或P型時，井區133的導電型態為P型或N型。在其它實施例中，摻雜區152的導電型態相同於掩埋層121的導電型態，如均為N型或P型。在一些實施例中，摻雜區152的摻雜濃度可能高於或低於掩埋層121的摻雜濃度。

在一可能實施例中，基底110的導電型態為P型。在此例中，掩埋層121、井區131以及摻雜區152的導電型態均為N型，而掩埋層122、井區132以及摻雜區151的導電型態均為P型，但並非用以限制本發明。在其它實施例中，當基底110的導電型態為P型時，掩埋層121、井區131以及摻雜區152的導電 型態均為P型，而掩埋層122、井區132以及摻雜區151的導電型態均為N型。在另一可能實施例中，當基底110的導電型態為N型時，掩埋層121、井區131以及摻雜區152的導電型態均為N型，而掩埋層122、井區132以及摻雜區151的導電型態均為P型。

第2圖為本發明之半導體結構之另一可能實施例。第2圖相似第1圖，不同之處在於第2圖多了摻雜區153。如圖所示，摻雜區153形成在井區132之中，並接觸溝渠式閘極140的側壁141。在此例中，摻雜區152接觸溝渠式閘極140的側壁142。側壁141相對於側壁142。在本實施例中，摻雜區153與152具有相同的導電型態。在一可能實施例中，摻雜區153的摻雜濃度高於或低於掩埋層121的摻雜濃度。

第3圖為本發明之半導體結構的另一可能實施例中。第3圖相似第2圖，不同之處在於第3圖多了摻雜區154以及155。在本實施例中，摻雜區154的導電型態與井區131相同，用以作為井區131的電性接觸端。另外，摻雜區155的導電型態與井區132相同，用以作為井區132的電性接觸端。

如圖所示，摻雜區154與151耦接金屬導線P1，摻雜區153、152、155以及溝渠式閘極140耦接金屬導線P2。為方便說明，以下將以基底110的導電型態為P型，掩埋層121、井區131、摻雜區152、153、154的導電型態均為N型，而掩埋層122、井區132、摻雜區151、155的導電型態均為P型為例。如圖所示，摻雜區151、井區131與基底110構成一pnp電晶體Q1。符號R_N代表井區131的等效阻值。另外，摻雜區152、井區132 與掩埋層121構成一npn電晶體Q2。符號R_P代表井區132的等效阻值。摻雜區152、井區132與掩埋層121同時也構成一N型電晶體Q3。摻雜區153、井區132與掩埋層121構成另一N型電晶體Q4。

在本實施例中，半導體結構300係為一低電壓觸發矽控整流器(Low Voltage Trigger Silicon Controlled Rectifier；LVTSCR)，用以在ESD事件發生時，快速地釋放ESD電流。舉例而言，當一正電壓ESD事件發生於金屬導線P1，並且金屬導線P2耦接至地時，電晶體Q1~Q4均導通，用以釋放ESD電流。由於電晶體Q3與Q4提供兩放電路徑，故可快速地釋放ESD電流。再者，假設，在正常操作下(無ESD事件)，金屬導線P1與P2分別接收到兩操作電壓(如Vcc與GND)，由於井區131與132具有較小的等效阻值，故可提高LVTSCR的維持電壓(holding voltage)，以避免LVTSCR不小心被觸發。另外，藉由控制溝渠式閘極140的延伸長度，亦可調整LVTSCR的維持電壓。

第4圖為本發明之半導體結構的形成方法。在本實施例中，藉由第4圖所示的形成方法，可形成一LVTSCR元件，用以釋放ESD電流。首先，形成一基底(步驟S410)。本發明並不限定基底的導電型態。在一可能實施例中，基底的導電型態為P型或N型。

形成一第一掩埋層在基底之上(步驟S420)，再形成一第二掩埋層在基底之上(步驟S430)。在本實施例中，第一掩埋層並未接觸第二掩埋層，也就是說第一與第二掩埋層之間具有一空隙，但並非用以限制本發明。在其它實施例中，第一掩 埋層接觸第二掩埋層。

本發明並不限定第一及第二掩埋層的導電型態。在本實施例中，第一掩埋層的導電型態不同於第二掩埋層的導電型態。舉例而言，當第一掩埋層的導電型態為N型或P型時，第二掩埋層的導電型態為P型或N型。另外，本發明並不限定步驟S420與S430的順序。在另一可能實施例中，步驟S430早於步驟S420。

接著，在第一掩埋層之上形成一第一井區(步驟S440)，並在第二掩埋層之上形成一第二井區(步驟S450)。在一可能施例中，第一井區的導電型態相同於的第一掩埋層的導電型態，而第二井區的導電型態相同於的第二掩埋層的導電型態。在本實施例中，第一掩埋層的摻雜濃度高於第一井區的摻雜濃度，因此，第一井區具有較小的等效阻值。另外，第二掩埋層的摻雜濃度也高於第二井區的摻雜濃度，因此，第二井區也具有較小的等效阻值。由於第一及第二井區具有較小的等效阻值，故可增加LVTSCR的維持電壓，以避免在正常操作(無ESD事件)時，誤觸發LVTSCR。另外，在其它實施例中，步驟S450早於步驟S440。

在其它實施例中，在執行步驟440之前，先在第一及第二掩埋層上形成一磊晶層(epitaxial layer)，以便後續的第一及第二井區形成在磊晶層上。在一可能實施例中，磊晶層具有P型導電型態，但並非用以限制本發明。

接著，形成一溝渠式閘極(步驟S460)。在本實施例中，溝渠式閘極往第二井區延伸進入第一掩埋層。在一可能實 施例中，溝渠式閘極穿透第二井區，並未穿透第一掩埋層。在另一可能實施例中，溝渠式閘極穿透第二井區與第一掩埋層。在其它實施例中，藉由增加溝渠式閘極的延伸長度，亦可增加LVTSCR的維持電壓。

在第一井區中形成第一摻雜區(步驟S470)。在本實施例中，第一摻雜區的導電型態相同於第二井區的導電型態。在一可能實施例中，第一摻雜區的濃度高於第二井區的摻雜濃度。在一些實施例中，第一摻雜區的濃度高於或低於第二掩埋層的濃度。

在第二井區中形成第二摻雜區(步驟S480)。在本實施例中，第二摻雜區接觸溝渠式閘極的一側壁。第二摻雜區的導電型態相同於第一井區的導電型態。在一可能實施例中，第二摻雜區的濃度高於第一井區的摻雜濃度。在一些實施例中，第二摻雜區的濃度高於或低於第一掩埋層的濃度。在另一可能實施例中，步驟S480係在第二井區中形成兩摻雜區，兩摻雜區分別接觸溝渠式閘極的兩側壁。在此例中，兩摻雜區具有同導電型態，並具有相同的濃度，用以提供兩放電路徑，用以釋放ESD電流。

本發明並不限定步驟S470與S480的順序。在另一可能實施例中，步驟S480係早於步驟S470。在其它實施例中，在步驟S480後，分別在第一及第二井區中各自形成一摻雜區，作為第一及第二井區的電性接觸端。

然後，再進行其它相對應的金屬接觸製程(metallization)。在一可能實施例中，在金屬接觸製程後，第二 摻雜區電性連接第一井區的電性接觸端，並耦接至一第一金屬導線。另外，第一摻雜區與溝渠式閘極電性連接第二井區的電性接觸端，並耦接至一第二金屬導線。當ESD事件發生在第一金屬導線，並且第二金屬導線耦接至地時，ESD電流可從第二摻雜區，流經第一井區、第一掩埋層、第二井區、第一摻雜區釋放至地。

由於第一及第二井區分別形成在第一及第二掩埋層之上，並且第一及第二掩埋層的濃度高於第一及第二井區的濃度，故可減少第一及第二井區的等效阻值，進而增加LVTSCR的維持電壓。再者，藉由控制溝渠式閘極的延伸長度，亦可控制LVTSCR的維持電壓。當LVTSCR的維持電壓被提高時，便可避免在正常操作下(無ESD事件發生)，LVTSCR被誤觸發，進而影響正常操作。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

110‧‧‧基底

121、122‧‧‧掩埋層

131、132‧‧‧井區

140‧‧‧溝渠式閘極

151、152‧‧‧摻雜區

GA‧‧‧空隙

Claims (10)

1. 一種半導體結構，用以釋放一靜電放電電流，並包括：一基底，具有一第一導電型態；一第一掩埋層，形成在該基底之上，並具有一第二導電型態；一第二掩埋層，形成在該基底之上，並具有一第三導電型態；一第一井區，形成在該第一掩埋層之上，並具有該第二導電型態；一第二井區，形成在該第二掩埋層之上，重疊部分該第一掩埋層，並具有該第三導電型態；一第一摻雜區，形成在該第一井區之中，並具有該第三導電型態；一溝渠式閘極，延伸進入該第二井區以及該第一掩埋層，其中該溝渠式閘極並未延伸進入該第一井區；以及一第二摻雜區，形成在該第二井區之中，接觸該溝渠式閘極，並具有該第二導電型態。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一導電型態係為P型，該第二導電型態係為N型，該第三導電型態係為P型。
3. 如申請專利範圍第1項所述之半導體結構，其中該第一導電型態係為N型，該第二導電型態係為N型，該第三導電型態係為P型。
4. 如申請專利範圍第1項所述之半導體結構，其中該第一導電 型態係為N型，該第二導電型態係為P型，該第三導電型態係為N型。
5. 如申請專利範圍第1項所述之半導體結構，其中該第一掩埋層的濃度高於該第一井區，該第二掩埋層的濃度高於該第二井區。
6. 如申請專利範圍第1項所述之半導體結構，更包括：一第三摻雜區，形成在該第二井區之中，接觸該溝渠式閘極，並具有該第二導電型態。
7. 如申請專利範圍第6項所述之半導體結構，其中該第二摻雜區接觸該溝渠式閘極的一第一側壁，該第三摻雜區接觸該溝渠式閘極的一第二側壁，該第一側壁相對於該第二側壁。
8. 如申請專利範圍第1項所述之半導體結構，其中該溝渠式閘極並未穿透該第一掩埋層。
9. 如申請專利範圍第1項所述之半導體結構，其中該第一掩埋層與該第二掩埋層之間具有一空隙。
10. 如申請專利範圍第1項所述之半導體結構，更包括：一第四摻雜區，形成在該第一井區之中，並具有該第二導電型態，其中該第一及第四摻雜區耦接一第一金屬導線；一第五摻雜區，形成在該第二井區之中，並具有該第三導電型態，其中該第一摻雜區、該溝渠式閘極與該第五摻雜區耦接一第二金屬導線。