TWI606568B - 靜電放電保護元件與靜電放電方法 - Google Patents

Description

靜電放電保護元件與靜電放電方法

本發明是有關於一種靜電放電保護元件，且特別是有關於一種矽控整流器。

靜電放電保護元件廣泛地應用於電子元件中，用以防止電子元件接受到異常的高電壓而造成損壞。矽控整流器（silicon controlled rectifier；SCR）為一種常見的靜電放電保護裝置，且具有面積小以及耐壓高等優點。

然而，一般的矽控整流器具有觸發電壓（trigger voltage）大以及保持電壓（holding voltage）小的缺點。因此，異常的高電壓雖然未超過矽控整流器的觸發電壓，其仍可能造成電子元件的損壞。此外，若矽控整流器的保持電壓小於電子元件的操作電壓，則可能在導通矽控整流器時引發閂鎖效應。具體來說，矽控整流器被觸發之後無法返回正常的操作狀態，而產生瞬間的大電流。因此，造成電子元件的損壞。

本發明提供一種靜電放電保護元件與靜電放電方法，可避免產生閂鎖效應。

本發明的靜電放電保護元件包括第一井區、第二井區第四摻雜區、第五摻雜區以及第六摻雜區。第一井區位於基底中，且具有第一摻雜區、第二摻雜區以及第三摻雜區，以構成第一電晶體。第二井區位於第一井區的一側的所述基底中。第四摻雜區、第五摻雜區與第六摻雜區位於第二井區中。第四摻雜區與第三摻雜區接觸，且第四摻雜區的導電型態與第三摻雜區的導電型態相同。第五摻雜區、第二井區以及基底構成第二電晶體。第二電晶體的導電型態與第一電晶體的導電型態互補。第五摻雜區位於第四摻雜區與第六摻雜區之間。

在本發明的一實施例中，上述的基底、第一井區、第一摻雜區、第五摻雜區可具有第一導電型。第二井區、第二摻雜區、第三摻雜區、第四摻雜區以及第六摻雜區可具有第二導電型。

在本發明的一實施例中，上述的第二摻雜區可位於第一摻雜區與第三摻雜區之間。

在本發明的一實施例中，上述的第三摻雜區自相對第四摻雜區的一側至接觸第四摻雜區的另一側的寬度對於第四摻雜區自接觸第三摻雜區的一側至相對第三摻雜區的另一側的寬度的比值可在1至4的範圍中。

在本發明的一實施例中，上述的靜電放電保護元件更可包括第一堆疊結構。第一堆疊結構位於第二摻雜區與第三摻雜區之間的第一井區上。第一堆疊結構包括依續堆疊於所述基底上的第一絕緣層與第一導體層。

在本發明的一實施例中，上述的靜電放電保護元件更可包括第一隔離結構與第二隔離結構。第一隔離結構位於第一摻雜區與第二摻雜區之間。第一摻雜區位於第一隔離結構與第二隔離結構之間。

在本發明的一實施例中，上述的第一摻雜區、第二摻雜區以及第一導體層可電性連接於陰極。第三摻雜區、第四摻雜區、第五摻雜區以及第六摻雜區可電性連接於陽極。

在本發明的一實施例中，上述的第一井區的上視圖案可環繞第二井區的上視圖案。

在本發明的一實施例中，上述的靜電放電保護元件更可包括第七摻雜區、第八摻雜區以及第九摻雜區。第一摻雜區、第二摻雜區以及第三摻雜區位於第二井區的第一側，且第七摻雜區、第八摻雜區以及第九摻雜區位於第二井區的第二側。第一側與第二側彼此相對。第七摻雜區、第八摻雜區以及第九摻雜區構成另一電晶體，其導電型態與第一電晶體的導電型態相同。

在本發明的一實施例中，上述的第九摻雜區可具有第一導電型，且第七摻雜區與第八摻雜區可具有第二導電型。

在本發明的一實施例中，上述的第六摻雜區自相對第七摻雜區的一側至接觸第七摻雜區的另一側的寬度對於第七摻雜區自接觸第六摻雜區的一側至相對第六摻雜區的另一側的寬度的比值可在0.25至1的範圍中。

在本發明的一實施例中，上述的靜電放電保護元件更可包括第三隔離結構與第四隔離結構。第三隔離結構位於第八摻雜區與第九摻雜區之間。第九摻雜區位於第三隔離結構與第四隔離結構之間。

在本發明的一實施例中，上述的靜電放電保護元件更可包括第二堆疊結構。第二堆疊結構位於第七摻雜區與第八摻雜區之間的第一井區上，且第二堆疊結構包括依續堆疊於基底上的第二絕緣層與第二導體層。

在本發明的一實施例中，上述的第三摻雜區、第四摻雜區、第五摻雜區、第六摻雜區以及第七摻雜區可電性連接於陽極。第一摻雜區、第二摻雜區、第一導體層、第八摻雜區、第二導體層以及第九摻雜區可電性連接於陰極。

本發明的靜電放電方法包括下列步驟。提供如上所述的靜電放電保護元件。將第三摻雜區、第四摻雜區、第五摻雜區以及第六摻雜區電性耦接。將第一摻雜區與第二摻雜區電性耦接。使第三摻雜區、第四摻雜區、第五摻雜區以及第六摻雜區接收靜電電壓。將第一摻雜區與第二摻雜區連接至接地電極。依據靜電電壓，在第一時間區間內導通第一電晶體。依據靜電電壓，在第二時間區間內導通第二電晶體，以使第一電晶體與第二電晶體渲洩靜電電荷。

在本發明的一實施例中，上述的第一時間區間的起始點與第二時間區間的起始點可為不同。

在本發明的一實施例中，上述的第一時間區間的起始點可早於第二時間區間的起始點。

基於上述，藉由在第一井區與第二井區的介面的兩側設置彼此接觸且具有相同導電型態的第三摻雜區與第四摻雜區，可使第一電晶體與第二電晶體在不同的時間點導通。如此一來，靜電放電保護元件的矽控整流器可具有兩段式驟回特性（double snap-back characteristics）。因此，上述的矽控整流器可具有較低的觸發電壓，故可降低異常的高電壓對電子元件造成的損壞。此外，上述的矽控整流器亦可具有較高的保持電壓，故可避免電性耦接於靜電放電保護元件的電子元件的操作電壓超過此保持電壓而觸發閂鎖效應。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A是依照本發明一實施例的靜電放電保護元件的剖面示意圖。圖1B是圖1A的上視示意圖。圖1C是依照本發明一實施例的靜電放電保護元件的矽控整流器的電流-電壓圖。

本實施例的靜電放電保護元件100包括第一井區102與第二井區104。第一井區102與第二井區104位於基底10中。在一些實施例中，基底10包括半導體基底或絕緣體上覆矽（silicon on insulator；SOI）基底，且半導體基底上可具有磊晶層。舉例而言，半導體基底與磊晶層的材料可包括矽、鍺、砷化鎵、碳化矽、砷化銦或磷化銦等等。第一井區102可經摻雜以具有第一導電型，且第二井區104可經摻雜以具有第二導電型。在一些實施例中，第一導電型可為P型，且第二導電型可為N型。在其他實施例中，第一導電型亦可為N型，且此時第二導電型可為P型。舉例而言，N型的摻質包括磷或砷。此外，P型的摻質可包括硼。在一些實施例中，以上視圖觀之（如圖1B所示），第一井區102可環繞第二井區104。換言之，以剖面圖觀之（如圖1A所示），第一井區102可位於第二井區104的相對的第一側S1與第二側S2。在其他實施例中，第一井區102可位於第二井區104的第一側S1。

第一井區102具有第一摻雜區106、第二摻雜區108以及第三摻雜區110。第一摻雜區106可具有第一導電型，且第二摻雜區108與第三摻雜區110可具有第二導電型。第二摻雜區108可位於第一摻雜區106與第三摻雜區110之間。此外，第二摻雜區108、第一井區102以及第三摻雜區110可形成第一電晶體T1。第一電晶體T1可為雙載子接面電晶體（bipolar junction transistor；BJT）。特別來說，第二摻雜區108、第一井區102以及第三摻雜區110可分別作為BJT的射極（emitter）、基極（base）以及集極（collector）。

靜電放電保護元件100更可包括第一堆疊結構112。第一堆疊結構112可位於第二摻雜區108與第三摻雜區110之間。第一堆疊結構112可包括依序堆疊於基底10上的第一絕緣層114與第一導體層116。在一些實施例中，第一堆疊結構112、第二摻雜區108以及第三摻雜區110可形成MOS（Metal-Oxide-Semiconductor）電晶體M1。特別來說，第一堆疊結構112的第一導體層116與第一絕緣層114可分別作為MOS電晶體M1的閘極與閘介電層。第一導體層116的材料可包括多晶矽或金屬材料。舉例而言，金屬材料可包括鎢或鋁。第一絕緣層114的材料可包括氧化矽或其他高介電常數材料(例如是介電常數大於4)。舉例而言，高介電常數材料可包括矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯。此外，第二摻雜區108與第三摻雜區110可作為MOS電晶體M1的汲極/源極區。

靜電放電保護元件100更包括第四摻雜區118、第五摻雜區120以及第六摻雜區122。第五摻雜區120具有第一導電型，且第四摻雜區118與第六摻雜區122具有第二導電型。第四摻雜區118、第五摻雜區120與第六摻雜區122位於第二井區104中。第五摻雜區120位於第四摻雜區118與第六摻雜區122之間。第四摻雜區118與第三摻雜區110接觸，且第四摻雜區118的導電型態與第三摻雜區110的導電型態相同。在一些實施例中，第三摻雜區110與第四摻雜區118可為同一個摻雜區的彼此接觸的兩個部分。特別來說，第三摻雜區110為此摻雜區在第一井區102中的一部分，且第四摻雜區118為此摻雜區在第二井區104中的另一部分。此外，第三摻雜區110自相對第四摻雜區118的一側至接觸第四摻雜區118的另一側的寬度W1對於第四摻雜區118自接觸第三摻雜區110的一側至相對第三摻雜區110的另一側的寬度W2的比值（W1/W2）在一範圍中（例如在1至4的範圍中）。上述範圍可依據靜電放電保護元件100的操作電壓以及製程參數來決定，沒有固定的限制。

第二井區104可分為面對第一堆疊結構112的第一部分104a以及相對第一堆疊結構112的第二部分104b。第五摻雜區120、第二井區104的第一部分104a以及基底10可形成第二電晶體T2。第二電晶體T2亦可為BJT，且第一電晶體T1的導電型態與第二電晶體T2的導電型態互補。特別來說，第五摻雜區120、第二井區104的第一部分104a以及基底10可分別作為此BJT的射極、基極以及集極。相似地，第五摻雜區120、第二井區104的第二部分104b以及基底10可形成第三電晶體T3。第三電晶體T3亦為BJT，且第三電晶體T3的導電型態與第二電晶體T2的導電型態相同。特別來說，第五摻雜區120、第二井區104的第二部分104b以及基底10可作為此BJT的射極、基極以及集極。在一些實施例中，第一電晶體T1、第二電晶體T2以及第三電晶體T3可構成矽控整流器（silicon controlled rectifier；SCR），且第三電晶體T3與第二電晶體T2並聯。在其他實施例中，矽控整流器可包括第一電晶體T1與第二電晶體T2。

靜電放電保護元件100更可包括第一隔離結構124與第二隔離結構126。第一隔離結構124位於第一摻雜區106與第二摻雜區108之間，且第一摻雜區106位於第一隔離結構124與第二隔離結構126之間。以簡潔起見，圖1B省略繪示第一隔離結構124與第二隔離結構126。在一些實施例中，第一隔離結構124與第二隔離結構126可為場氧化層（field oxide layer；FOX）或矽局部氧化（local oxidation of silicon；LOCOS）結構，且可設置於基底10上。在其他實施例中，第一隔離結構124與第二隔離結構126可為淺溝槽絕緣（shallow trench isolation；STI）結構，且經設置於基底10中。

在一些實施例中，第一摻雜區106、第二摻雜區108以及第一導體層116可經由接觸窗128而電性連接於陰極。陰極可為接地電極。第三摻雜區110、第四摻雜區118、第五摻雜區120以及第六摻雜區122可經由接觸窗128電性連接於陽極。陽極可用以接受異常的高電壓。舉例而言，異常的高電壓包括雜訊（noise）或靜電電壓。此外，靜電放電保護元件100可電性耦接至電子元件。當電子元件在運作時接受到異常的高電壓時，會導通靜電放電保護元件100的矽控整流器，以進行電荷的宣洩。

特別來說，本實施例的矽控整流器的第一電晶體T1與第二電晶體T2可在不同的時間點導通。在一些實施例中，可先導通第一電晶體T1，接著再導通第二電晶體T2。如此一來，請參照圖1C，本實施例的矽控整流器可具有兩段式驟回特性（double snap-back characteristics）。電流-電壓曲線的第一轉折點TP1與第二轉折點TP2分別代表第一電晶體T1的導通以及第二電晶體T2的導通。此外，在導通第二電晶體T2的同時，也會導通與第二電晶體T2並聯的第三電晶體T3。在其他實施例中，亦可先導通第二電晶體T2與第三電晶體T3，接著才導通第一電晶體T1。

圖1D是依照本發明一實施例的靜電放電方法的流程圖。本實施例的靜電放電方法包括下列步驟。

進行步驟S100，提供如圖1A所示的靜電放電保護元件100。進行步驟S102，將第三摻雜區110、第四摻雜區118、第五摻雜區120以及第六摻雜區122電性耦接。特別來說，第三摻雜區110、第四摻雜區118、第五摻雜區120可經由接觸窗128電性耦接於陽極。

進行步驟S102的同時，進行步驟S104，以將第一摻雜區106與第二摻雜區108電性耦接。在步驟S104中，更可將第一堆疊結構112的第一導體層116與第一摻雜區106及第二摻雜區108電性耦接。此外，第一導體層116、第一摻雜區106以及第二摻雜區108可經由接觸窗128電性耦接於陰極。

進行步驟S106，使第三摻雜區110、第四摻雜區118、第五摻雜區120以及第六摻雜區122接收靜電電壓。進行步驟S106的同時，進行步驟S108，以將第一摻雜區106與第二摻雜區108連接至接地電極。在步驟S108中，更可將第一堆疊結構112的第一導體層116也連接至上述的接地電極。

進行步驟S110，分別導通第一電晶體T1與第二電晶體T2。步驟S110可包括子步驟S110a與子步驟S110b。進行子步驟S110a，依據靜電電壓，在第一時間區間內導通第一電晶體T1。進行子步驟S110b，依據靜電電壓，在第二時間區間內導通第二電晶體T2。將第一電晶體T1與第二電晶體T2導通，可宣洩靜電電荷。此外，由於第二電晶體T2與第三電晶體T3並聯，所以將第二電晶體T2導通的同時也會導通第三電晶體T3。

在一些實施例中，第一時間區間的起始點與第二時間區間的起始點不同。此外，第一時間區間可與第二時間區間部分重疊。在一些實施例中，第一時間區間的起始點可早於第二時間區間的起始點。在其他實施例中，第二時間區間的起始點可早於第一時間區間的起始點。

基於上述，藉由在第一井區102與第二井區104的介面的兩側設置彼此接觸且具有相同導電型態的第三摻雜區110與第四摻雜區118，可使第一電晶體T1與第二電晶體T2在不同的時間點導通。如此一來，本實施例的矽控整流器可具有兩段式驟回特性。因此，本實施例的矽控整流器可具有較低的觸發電壓，故可降低異常的高電壓對電子元件造成的損壞。此外，本實施例的矽控整流器亦可具有較高的保持電壓，故可避免電性耦接於靜電放電保護元件100的電子元件的操作電壓超過此保持電壓而觸發閂鎖效應。

在一些實施例中，可將包括第一電晶體T1至第三電晶體T3的矽控整流器與MOS電晶體M1整合在基底10的相同區域中，故不需進行額外的光罩製程以在基底10的其他區域中形成靜電放電保護元件。因此，可降低靜電放電保護元件的製造成本，且可減少靜電放電保護元件所佔的面積。再者，藉由控制MOS電晶體M1使其保持在截止（cut off）的狀態，可降低第二摻雜區108與第三摻雜區110之間的漏電。此外，藉由將第三電晶體T3與第二電晶體T2並聯，可提高矽控整流器的電流宣洩量。因此，可使靜電放電保護元件100更快地完成電荷的宣洩。

圖2A是依照本發明另一實施例的靜電放電保護元件的剖面示意圖。圖2B是圖2A的上視示意圖。

本實施例的靜電放電保護元件200與圖1A及圖1B所示的靜電放電保護元件100相似，以下僅說明兩者的差異處，而相同或相似處則不再贅述。此外，在靜電放電保護元件100與靜電放電保護元件200中，相同的標號代表相同或相似的構件。

靜電放電保護元件200更包括第七摻雜區230、第八摻雜區232以及第九摻雜區234。第九摻雜區234具有第一導電型，且第七摻雜區230與第八摻雜區232具有第二導電型。第一摻雜區106、第二摻雜區108以及第三摻雜區110位於第二井區104的第一側S1，且第七摻雜區230、第八摻雜區232以及第九摻雜區234位於第二井區104的第二側S2。第二井區104的第一側S1與第二側S2彼此相對。第八摻雜區232位於第七摻雜區230與第九摻雜區234之間。

第七摻雜區230與第六摻雜區122接觸，且第七摻雜區230的導電型態與第六摻雜區122的導電型態相同。在一些實施例中，第六摻雜區122與第七摻雜區230可為同一個摻雜區的彼此接觸的兩個部分。特別來說，第七摻雜區230為此摻雜區在第一井區102中的一部分，且第六摻雜區122為此摻雜區在第二井區104中的另一部分。此外，第六摻雜區122自相對第七摻雜區230的一側至接觸第七摻雜區230的另一側的寬度W3對於第七摻雜區230自接觸第六摻雜區122的一側至相對第六摻雜區122的另一側的寬度W4的比值（W3/W4）在一範圍中（例如在0.25至1的範圍中）。上述範圍可依據靜電放電保護元件的操作電壓以及製程參數來決定，沒有固定的限制。此外，第七摻雜區230、第八摻雜區232以及第九摻雜區234構成第四電晶體T4。第三電晶體T4亦可為BJT，且第三電晶體T4的導電型態與第一電晶體T1的導電型態相同。特別來說，第八摻雜區232、在第二井區104的第二側S2的第一井區102以及第七摻雜區230可分別作為BJT的射極、基極與集極。

在一些實施例中，靜電放電保護元件200更可包括第二堆疊結構236。第二堆疊結構236位於第七摻雜區230與第八摻雜區232之間的第一井區102上。第二堆疊結構236包括依序堆疊於基底10上的第二絕緣層238與第二導體層240。在一些實施例中，第二堆疊結構236、第七摻雜區230以及第八摻雜區232可形成MOS電晶體M2。特別來說，第二堆疊結構236的第二導體層240與第二絕緣層238可分別作為MOS電晶體M2的閘極與閘介電層。第二導體層240的材料可包括多晶矽或金屬材料。舉例而言，金屬材料可包括鎢或鋁。第二絕緣層238的材料可包括氧化矽或其他高介電常數材料(例如是介電常數大於4)。舉例而言，高介電常數材料可包括矽酸鉿、矽酸鋯、二氧化鉿或二氧化鋯。此外，第七摻雜區230與第三摻雜區232可作為MOS電晶體M2的汲極/源極區。

此外，靜電放電保護元件200更可包括第三隔離結構242與第四隔離結構244。第三隔離結構242位於第八摻雜區232與第九摻雜區234之間，且第九摻雜區234位於第三隔離結構242與第四隔離結構244之間。以簡潔起見，圖3B省略繪示第隔一離結構124至第四隔離結構244。在一些實施例中，第三隔離結構242與第四隔離結構244可為場氧化層或矽局部氧化結構，且可設置於基底10上。在其他實施例中，第三隔離結構242與第四隔離結構244可為淺溝槽絕緣結構，且經設置於基底10中。

在一些實施例中，第一摻雜區106、第二摻雜區108、第一導體層116、第八摻雜區232、第二導體層240以及第九摻雜區234可經由接觸窗128而電性連接於陰極。第三摻雜區110、第四摻雜區118、第五摻雜區120、第六摻雜區122以及第七摻雜區230可經由接觸窗128電性連接於陽極。如此一來，可使第一電晶體T1與第四電晶體T4並聯，且使第二電晶體T2與第三電晶體T3並聯。在本實施例中，靜電放電保護元件200中的矽控整流器可包括第一電晶體T1至第四電晶體T4。

當電性耦接於靜電放電保護元件200的電子元件在運作時接受到異常的高電壓時，會導通靜電放電保護元件200的矽控整流器，以進行電荷的宣洩。在一些實施例中，可先導通第一電晶體T1與第四電晶體T4，接著再導通第二電晶體T2與第三電晶體T3。在其他實施例中，亦可先導通第二電晶體T2與第三電晶體T3，接著才導通第一電晶體T1與第四電晶體T4。

本實施例的靜電放電方法與圖1C所示的靜電放電方法相似，以下僅就差異處進行說明。在步驟S102中，更將第七摻雜區230電性耦接於第三摻雜區110至第六摻雜區122。在步驟S104中，更將第八摻雜區232、第九摻雜區234以及第二導體層240電性耦接於第一摻雜區106、第二摻雜區108以及第一導體層116。

接著，在步驟S106中，使第三摻雜區110至第七摻雜區230接收靜電電壓。此外，在步驟S108中，將第一摻雜區106、第二摻雜區108、第一導體層116、第八摻雜區232、第九摻雜區234以及第二導體層240連接至接地電極。

之後，進行步驟S110，分別導通第一電晶體T1與第二電晶體T2。特別來說，進行子步驟S110a的同時，也會將第四電晶體T4導通。此外，進行子步驟S110b的同時，也會將第三電晶體T3導通。如此一來，可使第一電晶體T1至第四電晶體T4共同地宣洩靜電電荷。

相似於圖1A及圖1B所示的第三摻雜區110與第四摻雜區118，本實施例的第六摻雜區122與第七摻雜區230亦可使靜電放電保護元件200中的矽控整流器分段導通。此外，藉由控制MOS電晶體M2使其保持在截止的狀態，可降低第七摻雜區230與第八摻雜區232之間的漏電。再者，由於第四電晶體T4與第一電晶體T1並聯，故可進一步地提高矽控整流器的電流宣洩量，以進一步加快電荷的宣洩。

綜上所述，具有相同導電型態的第三摻雜區與第四摻雜區彼此相接，且橫跨兩個導電型態互補的第一井區與第二井區。如此一來，靜電放電保護元件在接受異常的高電壓後可分段導通多個電晶體，以進行電荷的宣洩。據此，靜電放電保護元件的矽控整流器可具有兩段式驟回特性。換言之，上述的矽控整流器可具有較低的觸發電壓，故可降低異常的高電壓對電性耦接於靜電放電保護元件的電子元件造成的損壞。此外，上述的矽控整流器亦可具有較高的保持電壓，故可避免電子元件的操作電壓高於此保持電壓而觸發閂鎖效應。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底

100、200‧‧‧靜電放電保護元件

102‧‧‧第一井區

104‧‧‧第二井區

104a‧‧‧第一部分

104b‧‧‧第二部分

106‧‧‧第一摻雜區

108‧‧‧第二摻雜區

110‧‧‧第三摻雜區

112‧‧‧第一堆疊結構

114‧‧‧第一絕緣層

116‧‧‧第一導體層

118‧‧‧第四摻雜區

120‧‧‧第五摻雜區

122‧‧‧第六摻雜區

124‧‧‧第一隔離結構

126‧‧‧第二隔離結構

128‧‧‧接觸窗

230‧‧‧第七摻雜區

232‧‧‧第八摻雜區

234‧‧‧第九摻雜區

236‧‧‧第二堆疊結構

238‧‧‧第二絕緣層

240‧‧‧第二導體層

242‧‧‧第三隔離結構

244‧‧‧第四隔離結構

M1、M2‧‧‧MOS電晶體

S1‧‧‧第一側

S2‧‧‧第二側

S100、S102、S104、S106、S108、S110‧‧‧步驟

S110a、S110b‧‧‧子步驟

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

T3‧‧‧第三電晶體

T4‧‧‧第四電晶體

TP1‧‧‧第一轉折點

TP2‧‧‧第二轉折點

W1~W4‧‧‧寬度

圖1A是依照本發明一實施例的靜電放電保護元件的剖面示意圖。 圖1B是圖1A的上視示意圖。 圖1C是依照本發明一實施例的靜電放電保護元件的矽控整流器的電流-電壓圖。 圖1D是依照本發明一實施例的靜電放電方法的流程圖。 圖2A是依照本發明另一實施例的靜電放電保護元件的剖面示意圖。 圖2B是圖2A的上視示意圖。

10‧‧‧基底

100‧‧‧靜電放電保護元件

102‧‧‧第一井區

104‧‧‧第二井區

104a‧‧‧第一部分

104b‧‧‧第二部分

106‧‧‧第一摻雜區

108‧‧‧第二摻雜區

110‧‧‧第三摻雜區

112‧‧‧第一堆疊結構

114‧‧‧第一絕緣層

116‧‧‧第一導體層

118‧‧‧第四摻雜區

120‧‧‧第五摻雜區

122‧‧‧第六摻雜區

124‧‧‧第一隔離結構

126‧‧‧第二隔離結構

M1‧‧‧MOS電晶體

S1‧‧‧第一側

S2‧‧‧第二側

T1‧‧‧第一電晶體

T2‧‧‧第二電晶體

T3‧‧‧第三電晶體

W1、W2‧‧‧寬度

Claims (10)

1. 一種靜電放電保護元件，包括：第一井區，位於基底中，所述第一井區具有第一摻雜區、第二摻雜區以及第三摻雜區，以構成第一電晶體；第二井區，位於所述第一井區的一側的所述基底中；第四摻雜區，位於所述第二井區中，所述第四摻雜區與所述第三摻雜區接觸且其導電型態與所述第三摻雜區的導電型態相同；第五摻雜區，位於所述第二井區中，其中所述第五摻雜區、所述第二井區以及所述基底構成第二電晶體，所述第二電晶體的導電型態與所述第一電晶體的導電型態互補；以及第六摻雜區，位於所述第二井區中，其中所述第五摻雜區位於所述第四摻雜區與所述第六摻雜區之間，且所述第五摻雜區與所述第六摻雜區相接觸。
2. 如申請專利範圍第1項所述的靜電放電保護元件，其中所述基底、所述第一井區、所述第一摻雜區、所述第五摻雜區具有第一導電型，且所述第二井區、所述第二摻雜區、所述第三摻雜區、所述第四摻雜區以及所述第六摻雜區具有第二導電型。
3. 如申請專利範圍第1項所述的靜電放電保護元件，其中所述第二摻雜區位於所述第一摻雜區與所述第三摻雜區之間。
4. 如申請專利範圍第1項所述的靜電放電保護元件，其中所述第三摻雜區自相對所述第四摻雜區的一側至接觸所述第四摻雜區的另一側的寬度對於所述第四摻雜區自接觸所述第三摻雜區的 一側至相對所述第三摻雜區的另一側的寬度的比值在1至4的範圍中。
5. 如申請專利範圍第1項所述的靜電放電保護元件，更包括第一堆疊結構，位於所述第二摻雜區與所述第三摻雜區之間的所述第一井區上，且包括依續堆疊於所述基底上的第一絕緣層與第一導體層。
6. 如申請專利範圍第1項所述的靜電放電保護元件，其中所述第一井區的上視圖案環繞所述第二井區的上視圖案。
7. 如申請專利範圍第6項所述的靜電放電保護元件，更包括第七摻雜區、第八摻雜區以及第九摻雜區，其中所述第一摻雜區、所述第二摻雜區以及所述第三摻雜區位於所述第二井區的第一側，且所述第七摻雜區、所述第八摻雜區以及所述第九摻雜區位於所述第二井區的第二側，且所述第一側與所述第二側彼此相對，所述第七摻雜區、所述第八摻雜區以及所述第九摻雜區構成另一電晶體，其導電型態與所述第一電晶體的導電型態相同。
8. 如申請專利範圍第7項所述的靜電放電保護元件，其中所述第六摻雜區自相對所述第七摻雜區的一側至接觸所述第七摻雜區的另一側的寬度對於所述第七摻雜區自接觸所述第六摻雜區的一側至相對所述第六摻雜區的另一側的寬度的比值在0.25至1的範圍中。
9. 一種靜電放電方法，包括：提供如申請專利範圍第1項所述的靜電放電保護元件； 將所述第三摻雜區、所述第四摻雜區、所述第五摻雜區以及所述第六摻雜區電性耦接；將所述第一摻雜區與所述第二摻雜區電性耦接；使所述第三摻雜區、所述第四摻雜區、所述第五摻雜區以及所述第六摻雜區接收靜電電壓；將所述第一摻雜區與所述第二摻雜區連接至接地電極；依據所述靜電電壓，在第一時間區間內導通所述第一電晶體；以及依據所述靜電電壓，在第二時間區間內導通所述第二電晶體，以使所述第一電晶體與所述第二電晶體渲洩靜電電荷。
10. 如申請專利範圍第9項所述的靜電放電方法，其中所述第一時間區間的起始點與所述第二時間區間的起始點不同。