TW201703257A - 矽控整流器與靜電放電箝制電路 - Google Patents

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張俊彥
顏祥修
張邵勤
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Abstract

一種矽控整流器，包含分離的第一型場、第二型第一場及第二型第二場，形成於第一型井內；連續第一型摻雜區，形成於第一型場內；分段第二型摻雜區，形成於第二型第一場內；及分段第一型摻雜區，形成於第二型第二場內。

Description

矽控整流器與靜電放電箝制電路
本發明係有關一種矽控整流器（SCR），特別是關於一種具增強保持（holding）電壓的矽控整流器及一種多晶矽電阻觸發的堆疊矽控整流器。
矽控整流器為一種固態電流控制裝置及適用於靜電放電（ESD）裝置的雙向裝置。第一圖顯示關於積體電路之靜電放電的一般矽控整流器的電流-電壓曲線。一般來說，觸發（trigger）電壓必須小於安全電壓Vsafe ，以確保靜電放電時氧化層不會造成崩潰。另一方面，保持電壓必須大於最大額定裝置電壓Vddmax ，以確保正常運作裝置不會造成閂鎖（latch-up）。
一些增加保持電壓的機制被提出以避免閂鎖。然而，這些機制會造成電流擁擠（crowding）並降低第二崩潰的電流值，因而犧牲靜電放電的能力。再者，這些機制還會增加觸發電壓。
傳統矽控整流器串接時，保持電壓與觸發電壓會等比於矽控整流器的數目。一種使用護環（guard ring）的機制被提出。然而，當矽控整流器的連接數目增加時，觸發電壓也會一定程度的增加。
因此亟需提出一種新穎的機制，以克服傳統矽控整流器的缺失。
鑑於上述，本發明實施例的目的之一在於提出一種矽控整流器的新穎架構，其具增強的保持電壓。一實施例提出多晶矽電阻觸發的堆疊矽控整流器，其不會增加觸發電壓。
根據本發明實施例，矽控整流器包含第一型場、第二型第一場、第二型第二場、連續第一型摻雜區、分段第二型摻雜區及分段第一型摻雜區。第一型場、第二型第一場及第二型第二場形成於第一型井內且彼此分離。連續第一型摻雜區形成於第一型場內；分段第二型摻雜區形成於第二型第一場內；且分段第一型摻雜區形成於第二型第二場內。連續第一型摻雜區的離子劑量大於第一型場的離子劑量，其再大於第一型井的離子劑量。分段第二型摻雜區的離子劑量大於第二型第一場的離子劑量，其再大於第一型井的離子劑量。分段第一型摻雜區的離子劑量大於第二型第二場的離子劑量，其再大於第一型井的離子劑量。
第二A圖顯示本發明第一實施例之矽控整流器200的俯視圖，第二B圖顯示第二A圖之矽控整流器200沿剖面線2B-2B’的剖面圖，且第二C圖顯示第二A圖之矽控整流器200沿剖面線2C-2C’的剖面圖。
本實施例之矽控整流器200包含至少一單元晶胞200A。如第二A圖所示，矽控整流器200可包含額外單元晶胞200B，其鏡射於單元晶胞200A。以下僅針對單元晶胞200A作描述，並省略單元晶胞200B的描述。
在本實施例中，首先提供第一型井（well）21（例如P型井）。第一型場（field）22F、第二型第一場23F及第二型第二場24F形成於第一型井21內。在本實施例中，如第二A/二B/二C圖所例示，第一型指P型，且第二型指N型。第一型場22F、第二型第一場23F及第二型第二場24F於橫向依序設置。此外，第一型場22F、第二型第一場23F及第二型第二場24F彼此分離。第一型井21上形成有多晶矽閘26A，其位於第二型第一場23F與第二型第二場24F之間。
繼續參閱第二A/二B/二C圖，連續（未分段）第一型摻雜（例如P+）區22D形成於第一型場22F內，分段第二型摻雜（例如N+）區23D形成於第二型第一場23F內，且分段第一型摻雜（例如P+）區24D形成於第二型第二場24F內。連續第二型摻雜（例如N+）區24E形成於第二型第二場24F內。在一例子中，連續第二型摻雜區24E位於分段第二型摻雜區23D與分段第一型摻雜區24D之間，且連接於分段第一型摻雜區24D。在另一例子中（如第三圖所示），分段第一型摻雜區24D位於分段第二型摻雜區23D與連續第二型摻雜區24E之間。
根據本實施例的特徵之一，連續第一型摻雜區22D的離子劑量大於第一型場22F的離子劑量，其再大於第一型井21的離子劑量。類似的情形，分段第二型摻雜區23D的離子劑量大於第二型第一場23F的離子劑量，其再大於第一型井21的離子劑量。類似的情形，分段第一型摻雜區24D的離子劑量大於第二型第二場24F的離子劑量，其再大於第一型井21的離子劑量。類似的情形，連續第二型摻雜區24E的離子劑量大於第二型第二場24F的離子劑量，其再大於第一型井21的離子劑量。
在本實施例中，所謂“分段（segmented）”係指摻雜區（例如分段第二型摻雜區23D）是由多個摻雜次區所組成，其於縱向依序設置且彼此分離。在一例子中，摻雜次區被其他次區所分隔，這些其他次區具有第二型第一場23F的離子劑量。在另一例子中，摻雜次區被輕摻雜次區所分隔，這些輕摻雜次區具有相同型摻雜，如第四A圖所示。例如，輕摻雜次區N-的離子劑量小於分段第二型摻雜區23D的離子劑量，但大於第二型第一場23F的離子劑量。在又一例子中，摻雜次區被其他摻雜次區所分隔，這些其他摻雜次區具有相反型摻雜，如第四B圖所示。在此例子中，如果分段第一型摻雜區24D的第一型摻雜次區被其他第二型摻雜次區所分隔，則可省略連續第二型摻雜區24E，並由隔離區25所取代，如第五圖所示。在又一例子中，部分摻雜次區被具有第二型第一場23F的離子劑量的其他次區所分隔，而另一部分摻雜次區則被具有相反型摻雜的其他摻雜次區所分隔。
第六A圖顯示本發明第二實施例之矽控整流器600的俯視圖，第六B圖顯示第六A圖之矽控整流器600沿剖面線6B-6B’的剖面圖，且第六C圖顯示第六A圖之矽控整流器600沿剖面線6C-6C’的剖面圖。
第二實施例類似於第一實施例，不同的地方在於多晶矽閘26A被取代為淺溝槽隔離區（STI）26B，設於第一型井21內。相較於第一實施例，第二實施例的保持電壓與觸發電壓較小。
根據上述實施例，藉由使用各種場22F、23F及24F，使得最大電場與最大電流密度可被分離開，因而降低電流擁擠所造成的焦耳熱（joule heat）。因此，即使N+或P+區較小於傳統矽控整流器，第二崩潰的電流值卻得以保持，因而增強保持電壓。
第七圖顯示多晶矽電阻觸發的堆疊矽控整流器的剖面圖，其係串接多個（在本例中為二個）第一實施例之矽控整流器200。雖然第七圖例示串接有二個矽控整流器，然而也可依相同方式連接更多的矽控整流器。如第七圖所示，多晶矽區71連接於第一矽控整流器701的陰極與第二矽控整流器702的陽極之間，用以觸發第二矽控整流器702。觸發電壓可根據多晶矽區71的阻值來調整，使得保持電壓可等比於矽控整流器的數目，但不會增加觸發電壓。值得注意的是，多晶矽區71是矽控整流器內特別製造的元件，有別於傳統護環所形成或具有的寄生電阻。
第八圖顯示第七圖的替代實施例。本實施例更形成額外第一型摻雜區81，其相鄰於多晶矽閘26A，且與第二型第二場24F及第一型井21互相重疊，用以加速觸發。
矽控整流器可作為靜電放電裝置，其連接輸/出入墊至VDD /VSS 端，或作為積體電路VDD 與VSS 之間靜電放電的電源箝制。為了加速矽控整流器的觸發，矽控整流器的觸發電壓（Vt ）必須愈小愈好。當導通時，矽控整流器的阻抗從高變為低，使得矽控整流器的跨壓變小。為了避免VDD 與VSS 之間的閂鎖，矽控整流器的保持電壓（Vh ）必須愈大愈好。因此，觸發電壓與保持電壓之間的距離（亦即，Vt -Vh ），通常稱為靜電放電設計視窗（第一圖），必須愈小愈好。
第九圖顯示靜電放電箝制電路900，其堆疊二個矽控整流器，亦即，第一矽控整流器SCR1與第二矽控整流器SCR2。靜電放電箝制電路900還包含分路（shunt）電阻R2，並聯於第二矽控整流器SCR2。實務上，第一矽控整流器SCR1必須符合基本要求VBD ＞1.2VDD （VBD 為崩潰電壓且VDD 為電源），使得在正常操作（亦即，非靜電放電事件）下得以維持低漏電。適用於該基本要求的矽控整流器可為橫向矽控整流器（LSCR）、修改型橫向矽控整流器（MLSCR）及低壓觸發矽控整流器（LVTSCR）。該些矽控整流器的細節可參考柯明道於“電子電路與系統（Electronics, Circuits and Systems）”，IEEE（美國電機電子工程師學會） 1998，所提出的“使用橫向矽控整流器於互補型金屬氧化物半導體積體電路的靜電放電保護：概述（Electrostatic Discharge Protection Circuits in CMOS IC’s Using the Lateral SCR Devices: An Overview）”。
於第一矽控整流器導通後，為了確保第二矽控整流器可立即觸發，必須使用低觸發電壓的第二矽控整流器。適合的低觸發電壓的矽控整流器可為修改型橫向矽控整流器（MLSCR）及低壓觸發矽控整流器（LVTSCR）。
當第一矽控整流器導通後，電流會流經第二矽控整流器相關的分路電阻R2。當分路電阻R2的跨壓高於第二矽控整流器的觸發電壓（Vt,SCR2 ）時，第二矽控整流器導通，且其阻抗從高變為低。因此，電流幾乎會流經第二矽控整流器。
若第一矽控整流器的觸發電壓（Vt,SCR1 ）大於第一矽控整流器的保持電壓（Vh,SCR1 ）與第二矽控整流器的觸發電壓（Vt,SCR2 ）之和，亦即，Vt,SCR1 ＞ Vh,SCR1 +Vt,SCR2 ，則靜電放電箝制電路900的整體觸發電壓等於第一矽控整流器的觸發電壓（Vt,SCR1 ）。藉此，包含有第一矽控整流器與第二矽控整流器的堆疊矽控整流器的整體觸發電壓不會超過任何一個矽控整流器的觸發電壓。
反過來說，若第一矽控整流器的觸發電壓（Vt,SCR1 ）小於第一矽控整流器的保持電壓（Vh,SCR1 ）與第二矽控整流器的觸發電壓（Vt,SCR2 ）之和，亦即，Vt,SCR1 ＜ Vh,SCR1 +Vt,SCR2 ，則靜電放電箝制電路900的整體觸發電壓等於第一矽控整流器的保持電壓（Vh,SCR1 ）與第二矽控整流器的觸發電壓（Vt,SCR2 ）之和，亦即，Vh,SCR1 +Vt,SCR2 。
第十圖顯示靜電放電箝制電路1000，其堆疊三個矽控整流器，亦即，第一矽控整流器SCR1、第二矽控整流器SCR2與第三矽控整流器SCR3。靜電放電箝制電路1000還包含分路電阻R2，並聯於相關的第二矽控整流器SCR2；及分路電阻R3，並聯於相關的第三矽控整流器SCR3。在本實施例中，分路電阻R2大於分路電阻R3。實務上，第一矽控整流器SCR1必須符合基本要求VBD ＞1.2VDD ，使得在正常操作（亦即，非靜電放電事件）下得以維持低漏電。
於第一矽控整流器導通後，為了確保第二矽控整流器與第三矽控整流器可依序觸發，必須使用低觸發電壓的第二矽控整流器與第三矽控整流器。適合的低觸發電壓的矽控整流器可為修改型橫向矽控整流器（MLSCR）及低壓觸發矽控整流器（LVTSCR）。
當第一矽控整流器導通後，若R2 ＞＞R3 ，則第二矽控整流器的跨壓為第一矽控整流器的觸發電壓（Vt,SCR1 ）與第一矽控整流器的保持電壓（Vh,SCR1 ）之差，亦即，Vt,SCR1 -Vh,SCR1 。當此跨壓大於第二矽控整流器的觸發電壓（Vt,SCR2 ）時，第二矽控整流器導通，且其阻抗從高變為低。
當第一矽控整流器與第二矽控整流器導通後，第三矽控整流器的跨壓為Vac -Vh,SCR1 -Vh,SCR2 。當此跨壓大於第三矽控整流器的觸發電壓（Vt,SCR3 ）時，第三矽控整流器導通，且其阻抗從高變為低。靜電放電箝制電路1000的整體觸發電壓等於第一矽控整流器的保持電壓（Vh,SCR1 ）、第二矽控整流器的保持電壓（Vh,SCR2 ）與第三矽控整流器的觸發電壓（Vt,SCR3 ）之和，亦即，Vh,SCR1 +Vh,SCR2 +Vt,SCR3 。
第十一圖顯示靜電放電箝制電路1100，其堆疊四個矽控整流器，亦即，第一矽控整流器SCR1、第二矽控整流器SCR2、第三矽控整流器SCR3與第四矽控整流器SCR4。靜電放電箝制電路1100還包含分路電阻R2，並聯於相關的第二矽控整流器SCR2；分路電阻R3，並聯於相關的第三矽控整流器SCR3；及分路電阻R4，並聯於相關的第四矽控整流器SCR4。在本實施例中，分路電阻的關係符合R2 ＞R3 +R4 且R3 ＞R4 。實務上，第一矽控整流器SCR1必須符合基本要求VBD ＞1.2VDD ，使得在正常操作（亦即，非靜電放電事件）下得以維持低漏電。
於第一矽控整流器導通後，為了確保第二矽控整流器、第三矽控整流器與第四矽控整流器可依序觸發，必須使用低觸發電壓的第二矽控整流器、第三矽控整流器與第四矽控整流器。適合的低觸發電壓的矽控整流器可為修改型橫向矽控整流器（MLSCR）及低壓觸發矽控整流器（LVTSCR）。
當第一矽控整流器導通後，若R2 ＞＞R3 +R4 ，則第二矽控整流器的跨壓為第一矽控整流器的觸發電壓（Vt,SCR1 ）與第一矽控整流器的保持電壓（Vh,SCR1 ）之差，亦即，Vt,SCR1 -Vh,SCR1 。當此跨壓大於第二矽控整流器的觸發電壓（Vt,SCR2 ）時，第二矽控整流器導通，且其阻抗從高變為低。
當第一矽控整流器與第二矽控整流器導通後，若R3 ＞R4 ，當第三矽控整流器的跨壓大於第三矽控整流器的觸發電壓（Vt,SCR3 ）時，第三矽控整流器導通，且其阻抗從高變為低。
當第一矽控整流器、第二矽控整流器與第三矽控整流器導通後，第四矽控整流器的跨壓為Vac -Vh,SCR1 -Vh,SCR2 –Vt,SCR4 。當此跨壓大於第四矽控整流器的觸發電壓（Vt,SCR4 ）時，第四矽控整流器導通，且其阻抗從高變為低。靜電放電箝制電路1100的整體觸發電壓等於第一矽控整流器的保持電壓（Vh,SCR1 ）、第二矽控整流器的保持電壓（Vh,SCR2 ）、第三矽控整流器的保持電壓（Vh,SCR3 ）與第四矽控整流器的觸發電壓（Vt,SCR4 ）之和，亦即，Vh,SCR1 +Vh,SCR2 +Vh,SCR3 +Vt,SCR4 。
一般來說，靜電放電箝制電路可堆疊n個矽控整流器，依序為第一矽控整流器至第n矽控整流器。組成靜電放電箝制電路的矽控整流器可為第二A圖至第六C圖所述的矽控整流器，也可為其他矽控整流器。靜電放電箝制電路還包含(n-1)個分路電阻，分別並聯於相關的(n-1)個矽控整流器，亦即第二矽控整流器至第n矽控整流器。
為了確保n個矽控整流器可從第一矽控整流器至第n矽控整流器依序觸發，從第二矽控整流器至第n矽控整流器的相關分路電阻的阻抗呈單調遞減。
對於一給定序號之分路電阻，其阻抗需大於所有大於該給定序號之分路電阻的阻抗和。以第十一圖為例，R2 ＞R3 +R4 。
以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍內。
200‧‧‧矽控整流器
200A‧‧‧單元晶胞
200B‧‧‧單元晶胞
600‧‧‧矽控整流器
701‧‧‧第一矽控整流器
702‧‧‧第二矽控整流器
900‧‧‧靜電放電箝制電路
1000‧‧‧靜電放電箝制電路
1100‧‧‧靜電放電箝制電路
21‧‧‧第一型井
22F‧‧‧第一型場
22D‧‧‧連續第一型摻雜區
23F‧‧‧第二型第一場
23D‧‧‧分段第二型摻雜區
24F‧‧‧第二型第二場
24D‧‧‧分段第一型摻雜區
24E‧‧‧連續第二型摻雜區
25‧‧‧隔離區
26A‧‧‧多晶矽閘
26B‧‧‧淺溝槽隔離區
71‧‧‧多晶矽區
81‧‧‧額外第一型摻雜區
I‧‧‧電流
V‧‧‧電壓
Vdd‧‧‧額定裝置電壓
Vddmax‧‧‧最大額定裝置電壓
Vsafe‧‧‧安全電壓
Vbreakdown‧‧‧崩潰電壓
PF‧‧‧P型場
NF‧‧‧N型場
P+‧‧‧P型摻雜
P-‧‧‧P型輕摻雜
N+‧‧‧N型摻雜
N-‧‧‧N型輕摻雜
STI‧‧‧淺溝槽隔離區
SCR1‧‧‧第一矽控整流器
SCR2‧‧‧第二矽控整流器
SCR3‧‧‧第三矽控整流器
SCR4‧‧‧第四矽控整流器
R2‧‧‧分路電阻
R3‧‧‧分路電阻
R4‧‧‧分路電阻
Vac‧‧‧電源
V1‧‧‧電壓
V2‧‧‧電壓
V3‧‧‧電壓
V4‧‧‧電壓
第一圖顯示一般矽控整流器的電流-電壓曲線。 第二A圖顯示本發明第一實施例之矽控整流器的俯視圖。 第二B圖顯示第二A圖之矽控整流器沿剖面線2B-2B’的剖面圖。 第二C圖顯示第二A圖之矽控整流器沿剖面線2C-2C’的剖面圖。 第三、四A、四B及第五圖顯示本發明替代實施例的俯視圖。 第六A圖顯示本發明第二實施例之矽控整流器的俯視圖。 第六B圖顯示第六A圖之矽控整流器沿剖面線6B-6B’的剖面圖。 第六C圖顯示第六A圖之矽控整流器沿剖面線6C-6C’的剖面圖。 第七圖顯示多晶矽電阻觸發的堆疊矽控整流器的剖面圖。 第八圖顯示第七圖的替代實施例。 第九圖顯示本發明實施例之靜電放電箝制電路，其堆疊二個矽控整流器。 第十圖顯示本發明實施例之靜電放電箝制電路，其堆疊三個矽控整流器。 第十一圖顯示本發明實施例之靜電放電箝制電路，其堆疊四個矽控整流器。
200‧‧‧矽控整流器
200A‧‧‧單元晶胞
200B‧‧‧單元晶胞
21‧‧‧第一型井
22F‧‧‧第一型場
22D‧‧‧連續第一型摻雜區
23F‧‧‧第二型第一場
23D‧‧‧分段第二型摻雜區
24F‧‧‧第二型第二場
24D‧‧‧分段第一型摻雜區
24E‧‧‧連續第二型摻雜區
25‧‧‧隔離區
26A‧‧‧多晶矽閘
PF‧‧‧P型場
NF‧‧‧N型場
P+‧‧‧P型摻雜
N+‧‧‧N型摻雜

Claims (17)

  1. 一種矽控整流器，包含：      第一型場、第二型第一場及第二型第二場形成於第一型井內，其中該第一型場、該第二型第一場及該第二型第二場彼此分離；      連續第一型摻雜區，形成於該第一型場內；      分段第二型摻雜區，形成於該第二型第一場內；及      分段第一型摻雜區，形成於該第二型第二場內；      其中該連續第一型摻雜區的離子劑量大於該第一型場的離子劑量，其再大於該第一型井的離子劑量；該分段第二型摻雜區的離子劑量大於該第二型第一場的離子劑量，其再大於該第一型井的離子劑量；且該分段第一型摻雜區的離子劑量大於該第二型第二場的離子劑量，其再大於該第一型井的離子劑量。
  2. 根據申請專利範圍第1項所述之矽控整流器，其中該第一型場、該第二型第一場及該第二型第二場於橫向依序設置。
  3. 根據申請專利範圍第1項所述之矽控整流器，其中該第二型第一場及該第二型第二場彼此分離。
  4. 根據申請專利範圍第1項所述之矽控整流器，更包含多晶矽閘，形成於該第一型井上，該多晶矽閘位於該第二型第一場與該第二型第二場之間。
  5. 根據申請專利範圍第4項所述之矽控整流器，更包含額外第一型摻雜區，其相鄰於該多晶矽閘，且與該第二型第二場及該第一型井互相重疊。
  6. 根據申請專利範圍第1項所述之矽控整流器，更包含淺溝槽隔離區，設於該第一型井內，且位於該第二型第一場與該第二型第二場之間。
  7. 根據申請專利範圍第1項所述之矽控整流器，更包含連續第二型摻雜區，形成於該第二型第二場內。
  8. 根據申請專利範圍第7項所述之矽控整流器，其中該連續第二型摻雜區位於該分段第二型摻雜區與該分段第一型摻雜區之間，且連接於該分段第一型摻雜區。
  9. 根據申請專利範圍第7項所述之矽控整流器，其中該分段第一型摻雜區位於該分段第二型摻雜區與該連續第二型摻雜區之間，且連接於該連續第二型摻雜區。
  10. 根據申請專利範圍第7項所述之矽控整流器，其中該連續第二型摻雜區的離子劑量大於該第二型第二場的離子劑量，其再大於該第一型井的離子劑量。
  11. 根據申請專利範圍第1項所述之矽控整流器，其中該分段第二型摻雜區是由多個摻雜次區所組成，至少部分摻雜次區被具有相反型摻雜的其他摻雜次區所分隔。
  12. 根據申請專利範圍第1項所述之矽控整流器，其中該分段第一型摻雜區是由多個摻雜次區所組成，至少部分摻雜次區被具有相反型摻雜的其他摻雜次區所分隔。
  13. 根據申請專利範圍第1項所述之矽控整流器，其中該分段第二型摻雜區是由多個摻雜次區所組成，至少部分摻雜次區被具有相同型摻雜的輕摻雜次區所分隔。
  14. 根據申請專利範圍第1項所述之矽控整流器，其中該分段第一型摻雜區是由多個摻雜次區所組成，至少部分摻雜次區被具有相同型摻雜的輕摻雜次區所分隔。
  15. 根據申請專利範圍第1項所述之矽控整流器，其串接二個該矽控整流器，且多晶矽區連接於第一矽控整流器的陰極與第二矽控整流器的陽極之間，用以觸發第二矽控整流器。
  16. 一種靜電放電箝制電路，包含：      堆疊n個矽控整流器，依序為第一矽控整流器至第n矽控整流器；及      (n-1)個分路電阻，分別並聯於相關的(n-1)個矽控整流器，其為第二矽控整流器至第n矽控整流器；      從第二矽控整流器至第n矽控整流器的(n-1)個相關分路電阻的阻抗呈單調遞減。
  17. 根據申請專利範圍第16項所述之靜電放電箝制電路，對於一給定序號之分路電阻，其阻抗需大於所有大於該給定序號之分路電阻的阻抗和。
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* Cited by examiner, † Cited by third party
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TWI606568B (zh) * 2017-04-25 2017-11-21 旺宏電子股份有限公司 靜電放電保護元件與靜電放電方法
TWI710097B (zh) * 2019-09-26 2020-11-11 晶焱科技股份有限公司 嵌入n通道金屬氧化半導體(nmos)觸發式矽控整流裝置

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