CN114899186A - 一种用于低压电路静电防护的可控硅器件 - Google Patents
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Abstract
本发明公开了一种用于低压电路静电防护的可控硅器件，包括衬底以及设于衬底上的器件区，所述器件区包括N阱，所述N阱内设有注入区和第三N+注入区，所述第三N+注入区围绕所述注入区连续设置，所述第三N+注入区下方设有PESD注入层；所述注入区被分割为相邻的第一N+注入区、第一P+注入区，第二N+注入区，所述第一N+注入区、第二N+注入区、N阱、PESD注入层、第三N+注入区构成NPN三极管；所述第一P+注入区、N阱、PESD注入层、第三N+注入区形成PNPN可控硅路径；所述第一N+注入区、第一P+注入区、第二N+注入区通过金属导线接入电学阳极；所述第三N+注入区通过金属导线接入电学阴极。
Description
技术领域
本发明涉及静电防护领域，特别涉及一种用于低压电路静电防护的可控硅器件。
背景技术
静电放电(ESD)是生活中很常见的一种自然现象，例如冬天脱毛衣会有电火花，摸金属门把手会有触电感等，其本质就是静电荷在两个或多个不同带电物体之间的转移，因此物体带电是ESD现象发生的前提。使物体带电的方式多种多样，例如摩擦起电、感应带电等。不同类型的ESD现象会带来不同的后果，轻则使人产生触电的不适感，重则使航天器发生故障造成人员伤亡。
ESD现象发生的时间很短，所以通常不会对人产生很大的危害，但是在集成电路领域，由于半导体元器件以及芯片十分脆弱，ESD发生时又会产生极大的瞬态电流和瞬态电压，因此ESD会给集成电路领域带来很大的损失。尤其是随着半导体工艺阶段的不断推进以及集成电路规模的不断增大，ESD对集成电路带来的影响也越来越显著，ESD的高电压和大电流可能造成MOS(Metal-Oxide-Semiconductor)管栅氧击穿、器件热损毁、金属互连熔断失效等不可逆的集成电路失效，也可能导致闩锁效应、器件性能退化等影响芯片正常工作的情况发生，这些都说明集成电路的ESD防护设计已成为芯片设计中必不可少的研究重点。
ESD的防护设计需要由一系列ESD防护器件来实现，最常用的ESD防护器件有二极管、双极型晶体管(BJT)、MOS管和可控硅(SCR)，这些ESD防护器件各有利弊，需要根据实际情况的需要来合理选用。但通常情况下，ESD防护器件需要满足透明性、有效性和鲁棒性三个条件，即集成电路正常工作时防护器件应处于关闭状态，当ESD脉冲到来时要迅速开启以泄放ESD电流，防护器件本身也需要对ESD脉冲有一定的抵御能力。
上述的透明性、有效性和鲁棒性三个基本条件从电学特性上可以归结为ESD防护器件的触发电压要低于被防护器件的击穿电压，防护器件的维持电压要高于芯片的正常工作电压，为了安全起见，通常还要有10％-15％的安全余量，另外防护器件的二次失效电流要足够高。然而随着集成电路工艺制程的不断进步，器件尺寸的不断减小，这些条件的满足已经变得越来越苛刻，例如内部电路击穿电压的降低要求防护器件的触发电压也要减小，但是芯片工作电压的减小速度却没有那么大，使得留给ESD防护器件的设计窗口已经变得越来越狭窄。
在集成电路静电防护中，二极管是最常用的结构之一，因为它带来的寄生效应少并且正向导通电阻小，但在实际使用过程中，由于二极管的正向导通电压较低，所以它在被用作ESD防护器件时通常需要串联使用，这样就会导致达林顿效应的产生，使得二极管串的鲁棒性下降；另外二极管反向使用时导通电阻大、电流泄放能力差等缺点也使得其适用范围大大受限。传统的SCR虽然是一种单位面积鲁棒性很高的器件，由于其触发电压过高且维持电压过低导致其应用范围大大受限，在很多应用场景下无法起到很好的保护效果。
发明内容
为解决现有技术中存在的问题，本发明提供一种用于低压电路静电防护的可控硅器件。
一种用于低压电路静电防护的可控硅器件，包括衬底以及设于衬底上的器件区，所述器件区包括N阱，所述N阱内设有注入区和第三N+注入区，所述第三N+注入区围绕所述注入区连续设置，所述第三N+注入区下方设有PESD注入层；
所述注入区被分割为相邻的第一N+注入区、第一P+注入区，第二N+注入区，
所述第一N+注入区、第二N+注入区、N阱、PESD注入层、第三N+注入区构成NPN三极管；所述第一P+注入区、N阱、PESD注入层、第三N+注入区形成PNPN可控硅路径；
所述第一N+注入区、第一P+注入区、第二N+注入区通过金属导线接入电学阳极；所述第三N+注入区通过金属导线接入电学阴极。
具体的，当正向静电脉冲到来时，N阱和PESD注入层之间发生雪崩击穿，从而由接入电学阳极的第一N+注入区和第二N+注入区、N阱、PESD注入层、第三N+注入区构成NPN三极管开启泄放初期静电电流，随着器件内部电流的进一步增大，由第一P+注入区、N阱、PESD注入层、第三N+注入区形成的PNPN可控硅路径开启泄放大部分电流；即通过NPN三极管辅助触发PNPN可控硅路径降低了可控硅器件的触发电压，同时由于存在两条静电电流泄放路径，提升了器件的鲁棒性；
当负向静电脉冲到来时，第三N+注入区和PESD注入层之间发生雪崩击穿，从而由第三N+注入区、PESD注入层、N阱、接入电学阳极的第一N+注入区和第二N+注入区构成的NPN三极管开启泄放静电电流；此种结构使得本可控硅器件还具有负向静电防护能力。
此外，所述第三N+注入区，从俯视的方向看，近似为一个“回”字形，且四条边的宽度均相等。
优选的，所述N阱上还设有用于防止漏电的隔离槽；所述隔离槽包括设于注入区与第三N+注入区之间的第一隔离槽、设于第三N+注入区与衬底边缘之间的第二隔离槽。
优选的，所述第一隔离槽、第二隔离槽与第三N+注入区形状相同。
具体的，从俯视的方向看，第一隔离槽和第二隔离槽的形状均近似为“回”字形，第一隔离槽的四条边的宽度相等，第二隔离槽的四条边的宽度亦相等。
优选的，所述第一隔离槽的宽度与第二隔离槽的宽度相同。
优选的，所述第一N+注入区、第一P+注入区，第二N+注入区的宽度、长度均相等；所述衬底为P型衬底。
与现有技术相比，本发明的有益之处在于：
通过将注入区分割为第一N+注入区、第一P+注入区，第二N+注入区，且在第三N+注入区下方设置PESD注入层的结构，在N阱中寄生三极管结构，进而使得可控硅具有双向静电防护能力，在防护正向静电脉冲时，前期可通过寄生三极管泄放初期电流，进而辅助触发可控硅路径，最后以可控硅路径泄放大部分静电电流；在防护反向静电脉冲时，可通过寄生三极管泄放静电电流；同时，寄生三极管结构可以降低器件的触发电压，提升器件的鲁棒性。
附图说明
图1为本发明提供的用于低压电路静电防护的可控硅器件的整体结构俯视图；
图2为图1中A-A向的截面图；
图3为图1中B-B向的截面图；
图4为本发明提供的用于低压电路静电防护的可控硅器件在正向静电防护时的测试结果对比图；
图5为本发明提供的用于低压电路静电防护的可控硅器件在负向静电防护时的测试结果对比图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明。
如图1所示，用于低压电路静电防护的可控硅器件，包括衬底10以及设于衬底10上的器件区，
如图2、3所示，所述器件区包括N阱20，所述N阱20内设有注入区和第三N+注入区40，所述第三N+注入区40围绕所述注入区连续设置，所述第三N+注入区40下方设有PESD注入层60；
所述注入区被分割为相邻的第一N+注入区31、第一P+注入区32，第二N+注入区33，
所述第一N+注入区31、第二N+注入区33、N阱20、PESD注入层60、第三N+注入区40构成NPN三极管；所述第一P+注入区32、N阱20、PESD注入层60、第三N+注入区40形成PNPN可控硅路径；
所述第一N+注入区31、第一P+注入区32、第二N+注入区33通过金属导线接入电学阳极(Anode)；所述第三N+注入区40通过金属导线接入电学阴极(Cathode)。
当正向静电脉冲到来时，N阱20和PESD注入层60之间发生雪崩击穿，从而由接入电学阳极的第一N+注入区31和第二N+注入区33、N阱20、PESD注入层60、第三N+注入区40构成NPN三极管开启泄放初期静电电流，随着器件内部电流的进一步增大，由第一P+注入区32、N阱20、PESD注入层60、第三N+注入区40形成的PNPN可控硅路径开启泄放大部分电流；即通过NPN三极管辅助触发PNPN可控硅路径降低了可控硅器件的触发电压，同时由于存在两条静电电流泄放路径，提升了器件的鲁棒性；
当负向静电脉冲到来时，第三N+注入区40和PESD注入层60之间发生雪崩击穿，从而由第三N+注入区40、PESD注入层60、N阱20、接入电学阳极的第一N+注入区31和第二N+注入区33构成的NPN三极管开启泄放静电电流；此种结构使得本可控硅器件还具有负向静电防护能力。
此外，所述第三N+注入区40，从俯视的方向看，近似为一个“回”字形，且四条边的宽度均相等。
所述N阱20上还设有用于防止漏电的隔离槽；所述隔离槽包括设于注入区与第三N+注入区40之间的第一隔离槽51、设于第三N+注入区40与衬底10边缘之间的第二隔离槽52。
所述第一隔离槽51、第二隔离槽52与第三N+注入区40形状相同。
从俯视的方向看，第一隔离槽51和第二隔离槽52的形状均近似为“回”字形，第一隔离槽51的四条边的宽度相等，第二隔离槽52的四条边的宽度亦相等。
所述第一隔离槽51的宽度与第二隔离槽52的宽度相同。
所述第一N+注入区31、第一P+注入区32，第二N+注入区33的宽度、长度均相等；所述衬底10为P型衬底。
图4为本实施例提供的用于低压电路静电防护的可控硅器件在正向静电防护时的测试结果对比图，由图4可知，当用于正向静电脉冲防护时，传统的可控硅器件的触发电压约为11V，本实施例提供的可控硅器件的触发电压约为8V，与传统的可控硅器件相比，本实施例提供的可控硅器件的触发电压有明显的下降；同时，根据图4可知，传统的可控硅器件的失效电流约为1A，传统的二极管器件的失效电流约为1.1A，而本实施例提供的可控硅器件的实效电流约为2A，相较于传统的可控硅器件和二极管器件，本实施例提供的可控硅器件的失效电流增大了约一倍，即本实施例提供的可控硅器件的鲁棒性明显优于传统的可控硅器件和二极管器件。
图5为本实施例提供的用于低压电路静电防护的可控硅器件在负向静电防护时的测试结果对比图，由图5可知，当用于反向静电脉冲防护时，传统的可控硅器件的触发电压约为11V、维持电压约为3.5V，本实施例提供的可控硅器件的触发电压约为6.6V、维持电压约为4.7V，与传统的可控硅器件相比，本实施例提供的可控硅器件的触发电压有显著的下降，维持电压明显上升；同时，根据图5可知，本实施例提供的可控硅防护器件与传统的可控硅器件和传统的二极管器件的实效电流大小相近。
也就是说，本实施例提供的可控硅防护器件既能实现正向静电防护，同时还能实现反向静电防护，且正向静电防护能力优于传统的可控硅器件和二极管器件，反向静电防护能力与传统的可控硅器件和二极管器件相差无几。
Claims (8)
1.一种用于低压电路静电防护的可控硅器件，包括衬底以及设于衬底上的器件区，其特征在于，所述器件区包括N阱，所述N阱内设有注入区和第三N+注入区，所述第三N+注入区围绕所述注入区连续设置，所述第三N+注入区下方设有PESD注入层；
所述注入区被分割为相邻的第一N+注入区、第一P+注入区，第二N+注入区，
所述第一N+注入区、第二N+注入区、N阱、PESD注入层、第三N+注入区构成NPN三极管；所述第一P+注入区、N阱、PESD注入层、第三N+注入区形成PNPN可控硅路径；
所述第一N+注入区、第一P+注入区、第二N+注入区通过金属导线接入电学阳极；所述第三N+注入区通过金属导线接入电学阴极。
2.根据权利要求1所述的用于低压电路静电防护的可控硅器件，其特征在于，所述N阱上还设有用于防止漏电的隔离槽。
3.根据权利要求2所述的用于低压电路静电防护的可控硅器件，其特征在于，所述隔离槽包括设于注入区与第三N+注入区之间的第一隔离槽。
4.根据权利要求3所述的用于低压电路静电防护的可控硅器件，其特征在于，所述隔离槽还包括设于第三N+注入区与衬底边缘之间的第二隔离槽。
5.根据权利要求4所述的用于低压电路静电防护的可控硅器件，其特征在于，所述第一隔离槽、第二隔离槽与第三N+注入区形状相同。
6.根据权利要求4所述的用于低压电路静电防护的可控硅器件，其特征在于，所述第一隔离槽的宽度与第二隔离槽的宽度相同。
7.根据权利要求1所述的用于低压电路静电防护的可控硅器件，其特征在于，所述第一N+注入区、第一P+注入区，第二N+注入区的宽度、长度均相等。
8.根据权利要求1所述的用于低压电路静电防护的可控硅器件，其特征在于，所述衬底为P型衬底。
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| CN202210435477.7A CN114899186A (zh) | 2022-04-24 | 2022-04-24 | 一种用于低压电路静电防护的可控硅器件 |
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Cited By (1)
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|---|---|---|---|---|
| CN115206962A (zh) * | 2022-09-15 | 2022-10-18 | 微龛(广州)半导体有限公司 | 一种esd防护结构及器件 |
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2022
- 2022-04-24 CN CN202210435477.7A patent/CN114899186A/zh active Pending
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