KR101043238B1 - 고전압용 정전기 방전 보호 소자 - Google Patents

고전압용 정전기 방전 보호 소자 Download PDF

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Abstract

고전압에서 동작하는 마이크로 칩의 정전기 스트레스에 대한 대응을 효과적으로 수행할 수 있는 새로운 구조의 정전기 방전 보호 소자를 제시한다. 본 발명의 고전압용 정전기 방전 보호 소자는, 반도체기판에 형성된 고전압 P웰, 고전압 P웰 내에 형성된 N-드리프트 영역, N-드리프트 영역 내에 형성된 애노드 N+ 확산영역 및 애노드 P+ 확산영역, N-드리프트 영역 내에, 애노드 N+ 확산영역과 일정 거리 이격되도록 배치된 버퍼 N+ 확산영역, 버퍼 N+ 확산영역을 감싸도록 배치된 버퍼 N-발리스틱 영역, 애노드 N+ 확산영역 및 애노드 P+ 확산영역을 감싸도록 배치된 애노드 N-발리스틱 영역, 고전압 P웰 내에, N-드리프트 영역과 일정 거리 이격되어 배치된 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역, 캐소드 N+ 확산영역과 N-드리프트 영역 사이의 반도체기판 상에 배치된 MOSFET 게이트, 및 애노드 N+ 확산영역과 버퍼 N+ 확산영역 사이의 반도체기판 상에 배치된 캐패시터 전극을 포함한다.
정전기 방전 보호 소자, 고전압, 발리스틱 영역

Description

고전압용 정전기 방전 보호 소자{Electro-Static Discharge Protection Device for high voltage operation}
본 발명은 반도체 소자에 관한 것으로, 특히 고전압에서 동작할 수 있는 새로운 구조의 정전기 방전 보호 소자에 관한 것이다.
일반적으로 반도체 장치는 내부 회로를 보호하기 위해 패드와 내부 회로 사이에 정전기 방전 보호 회로(Electro-Static Discharge Protection Circuit)를 구비한다. 정전기 방전 보호 회로는 마이크로 칩(micro chip)의 외부 핀이 대전된 인체나 기계에 접촉되면서 생성된 정전기가 내부 회로로 방전되거나 내부에 축적된 정전기가 내부 회로로 흐르면서 발생되는 칩 페일(fail)을 방지한다. 마이크로 칩을 제조함에 있어서, 그 칩을 정전기 방전 스트레스(Electro-Static Discharge stress; ESD stress)로부터 보호하는 회로를 설계하는 기술은 칩 설계의 핵심 기술 중의 하나이다. 이러한 정전기 방전 스트레스에 대한 보호회로를 설계하는데 사용하는 소자를 정전기 방전 보호 소자라 한다.
도 1a는 정전기 방전 보호 소자가 갖추어야 할 기본적인 조건을 나타낸 그래 프이고, 도 1b는 최적 조건을 나타낸 그래프이다.
정전기 방전 보호 소자는, 그 보호 소자를 채택한 마이크로 칩이 정상적으로 동작하는 상태에서는, 정전기 방전 보호 소자에 동작전압(Vop) 이하의 전압이 인가 되었을 때 그 보호 소자를 통해 전류가 흐르지 않아야 한다. 이러한 요건을 만족 시키기 위해서는, 칩이 정상적으로 동작하는 상태에서는 칩의 동작전압보다 정전기 방전 보호 소자의 항복전압(Vav) 및 활성전압(Vtr)이 반드시 더 커야 한다(Vav, Vtr > Vop).
정전기 방전 보호 소자는 마이크로 칩에 정전기 방전 스트레스가 발생했을 때 칩의 내부 회로를 충분히 보호할 수 있어야 한다. 즉 정전기 방전 전류가 마이크로 칩으로 유입되면, 그 정전기 방전 전류가 내부 회로로 흘러들어가기 전에 정전기 방전 보호 소자를 통해 외부로 배출되어야 한다. 이러한 요건을 충족시키기 위해서는, 마이크로 칩에 정전기 방전 스트레스가 발생하는 상황에서는, 정전기 방전 보호 소자의 활성전압(Vtr)이 내부 회로 파괴전압(Vccb)보다 충분히 작아야 한다(Vtr < Vccb).
일반적으로, 효율적인 정전기 방전 보호 소자는 활성화된 이후에 소자의 동작 상태 저항(on state resistance)이 줄어드는 저항 스냅백(resistance snapback)의 특성을 나타낸다. 이러한 저항 스냅백 특성은 보호 소자를 통해 흐르는 전류가 증가함에도 불구하고 해당 전압이 감소하는 전압 스냅백(voltage snapback) 현상으로 나타난다. 그런데, 이 스냅백 현상이 지나치게 강하면, 마이크로 칩이 정상적으로 동작하는 상태에서도 과도한 전류가 정전기 방전 보호 소자를 통해 흘러 열 파괴가 발생하는 랫치-업(latch-up)의 문제가 발생한다. 정전기 방전 보호 소자는 랫치 업 현상에 의해 비정상적으로 동작하지 않아야 한다. 이를 위해서는 충분한 안전 여유도를 가지고 보호 소자의 스냅백 저지 전압(snapback holding voltage, Vh)이 마이크로 칩의 동작 전압보다 크거나(Vh > Vop+△V), 또는 활성 전류(Itr)가 충분히 커야 한다(Itr>~100mA).
한편, 정전기 방전 보호 소자는 일반적으로 레이아웃 면적을 효율적으로 사용하기 위해 일정한 크기를 갖는 소자를 병렬로 배치하는 멀티 핑거(multi-finger) 구조를 채택한다. 이러한 멀티 핑거 구조를 채택할 경우 정전기 방전 보호 소자의 각 핑거는 균일하게 동작해야 한다. 즉, 정전기 방전 소자의 각 핑거들이 공동으로 협력하여 유입된 정전기 방전 전류를 외부로 배출해야 한다. 이를 위해서는 특정 핑거가 활성화되어 열 파괴에 이르기 전에 다른 핑거도 역시 활성화되어 공동으로 정전기 방전 전류에 대응할 수 있어야 한다. 정전기 방전 보호 소자가 이러한 특성을 만족시키기 위해서는, 열 파괴 전압(Vtb)이 활성전압(Vtr)에 비해 크거나 또는 적어도 비슷해야 한다(Vtr ≤ Vtb).
마이크로 칩이 정상적으로 동작하는 상태에서는 위에서 기술한 4가지 조건들을 만족해야 한다. 또한 정전기 전류가 유입되는 상황에서는 정전기 방전 보호 소자는 최대한 낮은 전압에서 또한 최대한 빠른 시간 내에 동작을 시작해야 한다.
이와 함께 마이크로 칩의 가격 경쟁력을 높이기 위해서는 칩의 크기가 가급적 작아야 하며, 이를 위해서는 정전기 방전 보호 소자의 크기가 작으면서도 많은 양의 정전기 전류를 처리할 수 있어야 한다.
한편, 고전압에서 동작하는 반도체 소자가 갖추어야 할 기본적인 특성 중의 하나는 항복 전압이 동작 전압보다 높아야 한다는 것이다. 이와 같은 특성을 만족 시키기 위해서는, 도 2에 도시된 바와 같이 이중으로 불순물을 확산시킨 드레인을 채용한 N-타입 모스펫(MOSFET), 즉 DDDNMOS(Double Diffused Drain N-type MOSFET)을 기본 소자로 사용한다.
DDDNMOS 구조를 만들기 위해서는 도 2에 도시된 바와 같이 드레인을 형성하기 위한 불순물 주입을 이중으로 실시하되, 내부의 드레인 활성영역(121)은 1015 ~ 1016 cm-3 이상의 충분히 높은 농도로 불순물 주입을 실시하고, 그 외부의 드레인 드리프트 영역(drain drift area)(120)은 1013 cm-3정도의 상대적으로 낮은 농도로 불순물 주입을 실시한다. 대부분의 경우 소스 활성영역(130)은 드레인 활성영역(121)과 동시에 불순물 주입을 실시하기 때문에 소스 활성영역(130)의 불순물 농도는 드레인 활성영역(130)과 동일하다. 채널을 형성하는 P-웰(110)은 1012cm-3 정도로 드레인 드리프트영역(120)보다 낮은 농도로 P-타입 불순물을 주입한다. 일반적으로 항복 전압은 전기적으로 서로 반대되는 극성으로 만나는 두 영역의 불순물 농도가 낮을수록 높아지는 경향이 있다. 따라서, DDDNMOS와 같은 구조를 채용하면, P-웰 영역(110)과 접촉하는 드레인 드리프트영역(120)의 불순물 농도를 충분히 낮출 수 있기 때문에, 원하는 만큼 높은 항복 전압을 구현할 수 있다.
고전압에서 동작하는 DDDNMOS를 정전기 방전 보호 소자로 사용하기 위해서 는, 도 2에 도시된 바와 같이 게이트(150), 소스(130), 웰-픽업(140)을 함께 묶어 회로상의 그라운드 단자에 연결하고 드레인(121)만 단독으로 파워 단자 또는 개별 입/출력 단자에 연결하여 사용한다(GGDDDNMOS; Grounded Gate DDDNMOS). 이와 같이 전극을 구성한 GGDDDNMOS는 드레인에 인가되는 전압이 항복 전압보다 낮을 경우에는 전류가 거의 흐르지 않는다. 반면 드레인에 인가되는 전압이 항복 전압보다 높아지면 P-웰과 드레인 드리프트 영역이 만나는 경계면에서 강한 이온화(impact ionization)가 발생하여 다수의 캐리어(carrier)들이 형성되고, 그 결과 기생 NPN 바이폴라 트랜지스터가 형성되어 드레인과 소스 사이에 다량의 전류가 흐르게 된다. 결과적으로 이와 같이 전극을 구성한 GGDDDNMOS는 항복 전압 이하에서는 전류가 흐르지 못하고, 그 이상의 전압에서만 원활하게 전류를 흘려주는 기능이 있기 때문에, 정전기 방전 상황에서 원하지 않는 스트레스 전류를 소화하여 내부 회로를 보호하는 ESD 보호용 소자로 사용할 수 있는 기본적인 특성을 만족시킨다. 소자가 소화할 수 있는 ESD 스트레스 전류의 양을 늘이기 위해서는 싱글 핑거 구조의 GGDDDNMOS 여러 개를 병렬로 연결한 멀티 핑거 구조의 GGDDDNMOS를 사용한다.
그런데, GGDDDNMOS에 기생 NPN 바이폴라 트랜지스터(BJT)가 형성되어 많은 양의 전류가 흐르기 시작하면, 소자의 표면을 따라 드레인/채널/소스 영역을 연결하는 매우 낮은 저항의 전류 통로(current path)가 형성되어 전류가 표면에만 집중되는 특성이 있다. 이와 같은 전류의 표면 집중 현상은 GGDDDNMOS의 ESD 스트레스 전류에 대한 대응 능력을 저하시키는 요인으로 작용한다. 특히 전류 통로의 전기적인 저항이 매우 낮기 때문에 GGDDDNMOS의 열 파괴 전압이 BJT의 활성전압에 비해 작게 되고, 결과적으로 안정적인 멀티 핑거 트리거링을 구현하기 어려운 문제점이 발생한다. 이와 같이 전류 통로가 소자의 표면을 따라 제한적으로 형성되어 소자의 표면에만 전류가 집중되면, 결과적으로 소자 표면의 온도가 낮은 전류에서도 급격하게 상승하게 되고, 그 결과 낮은 전류에서도 소자의 표면에서 열 파괴 현상이 발생하게 된다. 따라서 소자의 정전기 전류에 대한 대응 능력이 매우 약해지는 결과를 초래한다.
도 3은 GGDDDNMOS가 ESD 보호 소자로 동작할 때의 전형적인 전압-전류 특성을 나타낸 그래프이다.
ESD 보호 소자의 디자인 윈도우(design window) 관점에서 평가할 때, GGDDDNMOS는 다음과 같은 문제점으로 인해 ESD 보호 소자로 사용할 수 없다.
첫째, GGDDDNMOS는 그 자체가 스트레스 전류에 대해 충분히 강하지 못하다. 즉, 충분히 많은 양의 정전기 전류에 대한 대응능력이 없다. 둘째, GGDDDNMOS는 스냅 백(snapback) 현상이 지나치게 강하기 때문에 정상적인 동작 상태에서 랫치업의 문제를 유발할 위험이 있다. 셋째, GGDDDNMOS는 열 파괴 전압이 BJT의 활성전압에 비해 작다(Vtr ≥ Vtb). 그 결과 멀티 핑거 구조에서 각각의 핑거가 균일하게 동작하지 않는다.
결과적으로, 고전압에서 동작하는 GGDDDNMOS는 그 재체의 전기적 특성이 안고 있는 문제로 인해 정전기 방전 보호 소자로는 사용하기 어려움을 알 수 있다. 따라서 이러한 문제점들을 개선할 수 있는 새로운 구조의 정전기 방전 보호 소자를 개발할 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 고전압에서 동작하는 마이크로 칩의 정전기 스트레스에 대한 대응을 효과적으로 수행할 수 있는 새로운 구조의 정전기 방전 보호 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 고전압용 정전기 방전 보호 소자는, 반도체기판에 형성된 고전압 P웰, 상기 고전압 P웰 내에 형성된 N-드리프트 영역, 상기 N-드리프트 영역 내에 형성된 애노드 N+ 확산영역 및 애노드 P+ 확산영역, 상기 N-드리프트 영역 내에, 상기 애노드 N+ 확산영역과 일정 거리 이격되도록 배치된 버퍼 N+ 확산영역, 상기 버퍼 N+ 확산영역을 감싸도록 배치된 버퍼 N-발리스틱 영역, 상기 애노드 N+ 확산영역 및 애노드 P+ 확산영역을 감싸도록 배치된 애노드 N-발리스틱 영역, 상기 고전압 P웰 내에, 상기 N-드리프트 영역과 일정 거리 이격되어 배치된 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역, 상기 캐소드 N+ 확산영역과 N-드리프트 영역 사이의 반도체기판 상에 배치된 MOSFET 게이트, 및 상기 애노드 N+ 확산영역과 버퍼 N+ 확산영역 사이의 반도체기판 상에 배치된 캐패시터 전극을 포함하는 것을 특징으로 한다.
상기 고전압 P웰 외부의 반도체기판 상에 배치된 저항용 폴리실리콘층을 더 포함할 수 있다.
상기 버퍼 N-발리스틱 영역은 1013 ∼ 1014이온/㎤의 농도로, 상기 N-드리프트 영역을 깊이 방향으로 관통하도록 배치될 수 있다.
상기 애노드 N-발리스틱 영역은 1013 ∼ 1014이온/㎤의 농도로, 상기 N-드리프트 영역을 깊이 방향으로 관통하도록 배치될 수 있다.
애노드 N+ 확산영역과 애노드 P+ 확산영역을 함께 연결하여 애노드 전극을 구성하거나, 애노드 N+ 확산영역은 직접 연결하지 않고 애노드 P+ 확산영역만 연결하여 애노드 전극을 구성할 수 있다.
상기 캐패시터 전극, MOSFET 게이트 및 저항용 폴리실리콘층의 한쪽 끝 단을 함께 연결하고, 상기 저항용 폴리실리콘층의 반대쪽 끝 단은 캐소드 전극에 연결함으로써, HVOHORGCR 소자 내에 형성되는 DDDNMOS의 게이트가 애노드 전극과는 캐패시터를 통해 커플링되고, 캐소드 전극과는 저항을 통해 커플링되도록 할 수 있다.
상기 캐소드 N+ 확산영역과 캐소드 P+ 확산영역이 연결된 단과 캐소드 전극 단 사이에 직렬로 배치된 적어도 하나의 다이오드를 더 포함할 수 있다.
상기 캐소드 N+ 확산영역과 캐소드 P+ 확산영역이 연결된 단과 캐소드 전극 단 사이에 직렬로 배치된 PMOSFET을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 다른 고전압용 정전기 방전 보호 소자는, 반도체기판에 형성된 N-드리프트 영역, 상기 N-드리프트 영역 내에 형성된 애노드 N+ 확산영역 및 애노드 P+ 확산영역, 상기 N-드리프트 영역 내에, 상기 애노드 N+ 확산영역과 일정 거리 이격되도록 배치된 버퍼 N+ 확산영역, 상기 버퍼 N+ 확산영역을 감싸도록 배치된 버퍼 N-발리스틱 영역, 상기 애노드 N+ 확산영역 및 애노드 P+ 확산영역을 감싸도록 배치된 애노드 N-발리스틱 영역, 상기 N-드리프트 영역 외부의 상기 반도체기판 내에, 상기 N-드리프트 영역과 일정 거리 이격되어 배치된 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역, 상기 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역을 감싸면서 일 측은 상기 애노드 N-발리스틱 영역과 버퍼 N-발리스틱 영역 사이에 위치하도록 배치된 고전압 P웰, 상기 캐소드 N+ 확산영역과 N-드리프트 영역 사이의 반도체기판 상에 배치된 MOSFET 게이트, 및 상기 애노드 N+ 확산영역과 버퍼 N+ 확산영역 사이의 반도체기판 상에 배치된 캐패시터 전극을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
고전압에서 동작하는 GGDDDNMOS 소자가 안고 있는 문제점을 극복하기 위한 대안 소자로서 현재 가장 활발하게 연구/개발이 진행중인 소자는 고전압 동작용 정류기(rectifier) 구조의 정전기 방전 보호 소자라 할 수 있다.
도 4a는 고전압 동작용 정류기(rectifier) 구조의 정전기 방전 보호 소자의 회로도이고, 도 4b는 단면도이다.
P형 반도체기판(200) 상에 고전압 P웰(210)이 형성된다. 고전압 P웰(210)을 형성하기 위한 불순물 주입 조건은 공정에 따라 다를 수 있지만, 대략 1012 cm-3 정도의 불순물 농도를 유지한다. 고전압 P웰(210) 내부에 애노드용 N-드리프트 영역(220)을 형성한다. 애노드 N-드리프트 영역(220)의 불순물 농도는 대략 1013cm-3 정도를 유지한다. 애노드 N-드리프트 영역(220) 내부에는 애노드 N+ 확산영역(221)과 애노드 P+ 확산영역(222)을 형성한다. 애노드 N-드리프트 영역(220) 외부의 고전압 P웰(210)에는 캐소드 N+ 확산영역(230)과 영역과 캐소드 P+ 확산영역(240)을 형성한다. N+ 확산영역(221)에는 N형 불순물을 주입하고, P+ 확산영역(222)에는 에는 P형 불순물을 주입하되, 그 농도는 대략 1015 ~ 1016 cm-3 정도를 유지한다. 캐소드 N+ 확산영역(230)과 애노드 N-드리프트 영역(220) 사이의 반도체기판(200) 상에 게이트(250)를 형성한다. 이때, 캐소드 N+ 확산영역(230)은 게이트(250)와 인접하게 배치하고, 애노드 N-드리프트 영역(220)은 게이트(250)와 인접하거나 또는 오버랩되게 배치한다.
캐소드 P+ 확산영역(240), 캐소드 N+ 확산영역(230)을 전기적으로 함께 연결하여 캐소드 전극을 구성하고 애노드 N+ 확산영역(221), 애노드 P+ 확산영역(222) 및 게이트(250)를 함께 연결하여 애노드 전극을 구성한다.
고전압 P웰(210) 내부에 형성된 캐소드 P+ 확산영역(240), 캐소드 N+ 확산영역(230), 게이트(250), 애노드 N+ 확산영역(221)은 실질적으로 고전압 동작용 N형 MOSFET 구조를 형성한다. 또한, 애노드 전극과 캐소드 전극 사이에는, 애노드 N+ 확산영역(221) - 애노드 N-드리프트 영역(220) - 고전압 P웰(210) -◎캐소드 N+ 확산영역(230)으로 이루어진 LNPN BJT(Lateral NPN BJT)와, 캐소드 P+ 확산영역(240) - 고전압 P웰(210) - 애노드 N-드리프트 영역(220) - 애노드 P+ 확산영역(222)으로 이루어진 MVPNP HBJT 구조가 형성된다. 이 LNPN BJT와 VPNP BJT는 상호 결합하여, 전류가 매우 원활하게 흐를 수 있게 하는 정류기(rectifier) 구조가 형성된다.
상기와 같이 구조를 형성한 상태에서 캐소드 전극을 접지하고 애노드 전극에 포지티브의 전압을 인가하여, 두 전극 사이에 정전기 전류(ESD Current)가 인가되면 LNPN BJT와 VPNP BJT는 서로 결합하여 많은 전류의 흐름을 매우 원활하게 하는 정류기로서의 동작이 이루어진다. 정류기 동작이 이루어지면, 전류는 정류기의 표면뿐만 아니라 깊이 방향으로 넓게 분산되어 흐르게 되며, 그 결과 소자의 크기에 비해 매우 많은 양의 정전기 전류를 처리할 수 있게 된다. 공정에 따라 차이가 있지만, 일반적으로 정류기는 단위 크기당 약 30 ~ 60 mA/㎛ 정도의 많은 정전기 전류를 처리할 수 있다.
도 5는 정류기 소자의 정전기 전류 방전 상황에서의 전기적 특성을 나타낸 그래프이다. 정전기 방전 보호 소자로서의 N-형 정류기 소자의 전기적인 특성을 도 1에 명시한 조건에 대비하여 평가해 보면 다음과 같다.
첫째, 마이크로 칩이 정상적으로 동작하는 상태에서는 정류기 소자의 항복 전압(Vav)과 활성 전압(Vtr)은 마이크로 칩의 동작 전압(Vop)보다 크다. 둘째, 마이크로 칩에 정전기 방전 스트레스가 발생했을 때, 정류기 소자의 활성 전압은 마이크로 칩의 내부 회로 파괴 전압(Vccb)과 거의 유사하거나 크게 나타난다. 따라 서, 정류기 소자는 마이크로 칩으로 유입된 정전기 전류가 내부 회로로 흘러들어가 내부 회로를 파괴하는 것을 근본적으로 차단하기는 어려운 문제점이 있다. 셋째, 일반적으로 정류기 소자의 스냅 백 저지 전압(Vh)은 마이크로 칩의 동작 전압보다 매우 작다. 따라서 마이크로 칩이 정상적으로 동작할 때, 정류기 소자로 인해 랫치-업의 문제가 발생할 위험이 높다. 넷째, 정류기 소자의 열 파괴 전압(Vtb)은 그 활성 전압(Vtr) 에 비해 매우 작다. 따라서 멀티 핑거 구조를 채택할 경우, 정류기 소자의 각 핑거가 균일하게 동작하지 못할 가능성이 높다. 그리고, 일반적으로 정류기 소자는 단위 크기당 전류 내성 수준이 매우 우수하다.
결론적으로, 정류기 소자는 레이아웃 면적의 효율성이 매우 우수한 특성을 나타내지만, 마이크로 칩의 내부 회로를 충분히 안전하게 보호하지 못하는 한계가 있다. 또한 랫치-업 발생의 문제와 멀티 핑거 구조에서 전류 내성 수준의 비선형성의 문제로 인해 정전기 방전 보호 소자로 채택되기 어려운 점이 있다. 따라서, 정류기 소자를 정전기 방전 보호 소자로 사용하기 위해서는 이러한 문제점들을 개선할 수 있는 방법들을 모색할 필요가 있다.
본 발명에서는, 기존의 정전기 방전 보호 소자가 안고 있는 문제점을 개선하기 위해, 기존의 정류기 소자의 구조를 개선하여 동작 저항을 높여서 랫치-업의 문제점을 개선하는 방법을 제시한다. 또한, 정전기 스트레스가 유입되는 상황에서 활성 전압(Vtr)을 낮춤으로써 칩 내부의 회로를 충분히 보호할 수 있는 방법을 제시한다.
도 6a는 본 발명의 일 실시예에 따른 새로운 구조의 정전기 방전 보호 소자 의 회로도이고, 도 6b는 단면도이다.
P형 반도체기판(300)에 고전압 P웰(310)을 형성한다. 이때, 고전압 P웰(310)을 형성하는 불순물 주입 조건은 공정에 따라 다를 수 있지만, 대략 P형 불순물의 농도를 농도 1012 cm-3 정도의 조건으로 형성한다. 고전압 P웰(310) 내에 애노드 N-드리프트 영역(320)을 형성한다. 애노드 N-드리프트 영역(320)은 N형 불순물로 1013 cm-3 정도의 농도로 형성한다. 애노드 N-드리프트 영역(320) 내에는 애노드 N+ 확산영역(321)과 애노드 P+ 확산영역(322)을 형성한다. 다음에, 버퍼 N+ 확산영역(323)을 형성하되, 이 버퍼 N+ 확산영역(323)과 애노드 N+ 확산영역(321) 사이에는 상당한 거리를 둠으로써, 이 두 영역 사이에 일정한 전기적 저항(Reb)이 형성될 수 있도록 한다. 애노드 N+ 확산영역(321)과 버퍼 N+ 확산영역(323)에는 N형 불순물을 주입하고, 애노드 P+ 확산영역(322)에는 P형 불순물을 주입하되, 각각 그 농도는 대략 1015 ~ 1016 cm-3 정도를 유지한다.
애노드 N-드리프트 영역(320) 외부의 고전압 P웰(310)에는 캐소드 N+ 확산영역(330)과 캐소드 P+ 확산영역(340)을 형성한다. 캐소드 N+ 확산영역(330)에는 N형 불순물을 주입하고, 캐소드 P+ 확산영역(340)에는 P형 불순물을 주입하되, 그 농도는 대략 1015 ~ 1016 cm-3 정도를 유지한다. 캐소드 N+ 확산영역(330)과 버퍼 N+ 확산영역(323) 사이의 반도체기판 상부에 MOSFET 게이트(350)를 형성한다. 이때, 캐소드 N+ 확산영역(330)은 MOSFET 게이트(350)와 인접하게 배치하고, 애노드 N-드리프 트 영역(320)은 MOSFET 게이트(350)와 인접하거나 또는 오버랩되게 배치한다. 버퍼 N+ 확산영역(323)은 MOSFET 게이트(350)와 일정한 거리를 두고 배치한다.
애노드 N+ 확산영역(321)과 버퍼 N+ 확산영역(323) 사이의 반도체기판 상에는 캐패시터 전극(360)을 형성한다. 애노드 N+ 확산영역(321)과 버퍼 N+ 확산영역(323)은 일정 거리를 두고 배치되었기 때문에, 이때 형성되는 캐패시터 전극(360)은 상당히 넓은 면적을 차지하게 된다. 따라서, 애노드 N+ 확산영역(321)과 캐패시터 전극(360) 사이에 형성되는 캐패시터의 캐패시턴스(capacitance) 역시 상당히 큰 값을 유지하게 된다.
애노드 N-드리프트 영역(320) 외부의 고전압 P웰(310) 상부에는 저항으로 사용될 폴리실리콘층(370)을 형성한다. 이때, 폴리실리콘층(370)은 폭(width)은 작게 만들고 길이는 크게 만듦으로써, 전기적 저항값이 주어진 면적 내에서 최대한 크게 되도록 한다.
버퍼 N+ 확산영역(321)을 완전히 감싸는 형태로 버퍼 N-발리스틱(ballistic) 영역(380)을 형성한다. 버퍼 N-발리스틱 영역(380)을 형성하기 위한 불순물 주입은 N형 불순물을 적용하고 그 농도는 약 1013 ~ 1014 cm-3 정도로 유지하되, 불순물 주입 에너지를 충분히 크게 함으로써, 애노드 N-드리프트 영역(320)을 깊이 방향으로 관통하게 한다.
그리고, 애노드 N+ 확산영역(321)과 애노드 P+ 확산영역(322)을 동시에 감싸도록 애노드 N-발리스틱 영역(390)을 형성한다. 이때 애노드 N-발리스틱 영역(390) 을 형성하기 위한 불순물 주입 조건은 버퍼 N-발리스틱 영역(380)을 형성하기 위한 조건과 동일하게 한다.
상기와 같은 구조를 형성한 후, 캐소드 N+ 확산영역(330)과 캐소드 P+ 확산영역(340)을 함께 연결하여 캐소드 전극을 구성한다. 애노드 전극을 구성할 때에는, 애노드 N+ 확산영역(321)과 애노드 P+ 확산영역(322)을 함께 연결하여 애노드 전극을 구성할 수도 있고, 애노드 N+ 확산영역(321)은 직접 연결하지 않고 애노드 P+ 확산영역(322)만 연결하여 애노드 전극을 구성할 수도 있다(점선으로 표시). 애노드 N+ 확산영역(321)을 직접 애노드 전극에 연결하면 캐소드 전극과 애노드 전극 사이에는 P+ 확산영역/N 다이오드 외에도 다른 우회 경로가 존재하지만, 반대로 애노드 N+ 확산영역(321)을 직접 애노드 전극에 연결하지 않으면, 캐소드 전극과 애노드 전극 사이에는 P+ 확산영역/N 다이오드 이외에 다른 우회 경로가 존재하지 않는다. 캐패시터 전극(360)과 MOSFET 게이트(350)를 함께 연결하고, 그 연결된 단을 저항 폴리실리콘(370)의 한쪽 끝단에 연결한다. 저항 폴리실리콘(370)의 반대쪽 끝단은 캐소드 전극에 연결한다.
이와 같이 구성하면, 고전압 P웰(310)에 형성된 캐소드 P+ 확산영역(340), 캐소드 N+ 확산영역(330), MOSFET 게이트(350), 애노드 N-드리프트 영역(320), 그리고 Buffer N+ 확산영역(380)이 DDDNMOS(Double Diffused Drain N-Type MOSFET)와 동일한 구조가 된다. 버퍼 N+ 확산영역(380)은 비록 애노드 전극에 직접 연결되어 있지 않지만, 애노드 전극과 직접 연결된 애노드 N+ 확산영역(321)과 애노드 N-드리프트 영역(320)을 통해 연결되어 있기 때문에, 실질적으로 애노드 전극과 연결되 어 있는 것과 마찬가지이다. DDDNMOS의 MOSFET 게이트(350)는 캐패시터 게이트(360)를 통해 애노드 전극에 커플링(coupling)되고, 저항 폴리실리콘(370)을 통해 캐소드 전극에 커플링된다. 즉, 본 발명에서 제시한 구조 내부에서 형성되는 DDDNMOS는 그 게이트가 애노드 전극과 캐패시터를 통해 커플링되고 캐소드 전극과는 저항을 통해 커플링된 구조인, GCDDDNMOS(Gate Coupled Double Diffused Drain N-Type MOSFET) 구조가 된다.
또한, 애노드 전극과 캐소드 전극 사이에는, 애노드 N+ 확산영역(321) - 애노드 N-드리프트 영역(320) - 고전압 P웰(310) - 캐소드 N+ 확산영역(330)으로 이루어진 LNPN BJT(lateral NPN BJT)와, 캐소드 P+ 확산영역(340) - 고전압 P웰(310) - 애노드 N-드리프트 영역(320) - 애노드 P+ 확산영역(322)으로 이루어진 VPNP BJT(vertical PNP BJT)의 두 개의 바이폴라 트랜지스터(BJT) 구조가 형성된다.
도 6a 및 도 6b와 같이 구성한 후에 캐소드 전극은 접지시키고 애노드 전극에 포지티브의 전압을 인가하면 애노드 전극과 캐소드 전극 사이에 궁극적으로 정류기 동작이 이루어져 정전기 전류를 소통시키는데, 그 동작을 상세히 설명하면 다음과 같다.
(1) GCDDDNMOS 구조의 노말 채널 동작
고전압 P웰(310)에 형성된 캐소드 P+ 확산영역(340), 캐소드 N+ 확산영역(330), MOSFET 게이트(350), 애노드 N-드리프트 영역(320), 그리고 버퍼 N+ 확산영역(323)으로 구성된 DDDNMOS는 그 게이트가 애노드 전극과 캐패시터를 통해 커플링되어 있다. 따라서, 애노드 전극이 유입된 정전기 전류로 인해 전기적으로 포지 티브 상태(positive state)로 되면, DDDNMOS의 게이트 역시 전기적으로 포지티브 상태가 된다. 따라서, DDDNMOS의 게이트 하부의 채널이 열리게 되고, 그에 따라 캐소드 전극과 애노드 전극 사이에 DDDNMOS의 채널 동작을 통해 정전기 전류를 일차적으로 해소하게 된다. GCDDDNMOS의 채널 동작은 낮은 전압의 정전기 스트레스에 대해서도 민감하게 반응하기 때문에 빠르게 유입되는 정전기 전류에 효과적으로 대응하는 장점이 있지만, 많은 양의 정전기 전류를 감당하는 능력은 부족하다.
(2) GGDDDNMOS 구조의 NPN BJT 동작
정전기 전류가 밀려 들어올 때, 제일 먼저 동작하는 GCDDDNMOS의 채널 동작은 비록 낮은 전압의 정전기 스트레스에 대해서도 효과적으로 대응하는 장점이 있지만, 많은 양의 정전기 전류에 대해서는 대응하지 못하는 단점이 있다. 또한 채널 동작의 특성상, 채널 동작을 통해 일정량 이상의 전류가 흐르면 채널 양단의 전압이 급격하게 상승하게 되는데, 이로 인해 DDDNMOS의 LNPN BJT가 동작한다. 일반적으로 DDDNMOS는 NPN BJT 동작이 촉발되면 바로 열 파괴가 발생하는 좋지 못한 특성이 있다(도 3 참조). 그러나, 본 발명에서 제시한 소자에 포함된 DDDNMOS는 버퍼 N+ 확산영역(323)을 둘러싸도록 형성된 버퍼 N-발리스틱 영역(380)의 영향으로 인해 정전기 전류가 소자의 표면에 집중되지 않고 깊이 방향으로 고르게 분산된다.
따라서, 본 발명에서 제시한 소자에 포함된 DDDNMOS는 LNPN BJT 동작을 통해 캐소드 전극과 애노드 전극 사이에 상당량의 정전기 전류를 소통하는데 기여할 수 있다. 또한, 버퍼 N+ 확산영역(323)은 LNPN BJT 동작 상황에서 드레인 N+ 확산영역처럼 동작하지만, 정전기 전류의 캐리어인 전자가 최종적으로 빠져나가는 애노드 전극과는 일정한 전기적 저항(Rec)을 통해 연결되어 있으며, 이 저항은 LNPN BJT가 동작할 때, 그 동작 저항을 증가시키는데 기여한다. 따라서, 본 발명에서 제시한 구조에 포함된 DDDNMOS는 기존의 GGDDDNMOS의 LNPN BJT 동작 시 발생하는 강한 스냅 백의 문제가 발생하지 않는다.
(3) 높은 온 저항의 정류기 동작
도 6a 및 도 6b에 제시한 구조에는 LNPN BJT 구조와 VPNP BJT가 함께 형성되어 있다. LNPN BJT 동작이 먼저 촉발되면 LNPN BJT의 콜렉터 영역인 애노드 N-드리프트 영역(320)에 일시적으로 전자들이 과도하게 많아지는 상황이 발생하며, 이는 VPNP BJT의 동작을 촉발하는 계기가 된다. 결국 LNPN BJT와 VPNP BJT는 서로 결합하여 상호 상승 작용을 일으키며 많은 전류를 흘려 주는 정류기 동작을 하게 된다. 일반적으로 정류기 동작은 지나치게 작은 동작 저항으로 인해 랫치-업(Latch Up) 발생의 문제와 멀티 핑거 구조에서 전류 내성 수준(Current Immunity Level)의 비선형성의 문제 등이 발생한다. 그러나, 본 발명에서 제시하는 소자는 기존의 정류기 동작에 에 비해 상대적으로 높은 동작 저항을 유지하기 때문에 이러한 문제점으로부터 상대적으로 자유로운데, 그 이유는 다음과 같다.
VPNP BJT의 에미터(Emitter)인 애노드 P+ 확산영역(322)에서 방출된 홀(hole)이 베이스(Base) 영역을 통과하기가 어렵다. 본 발명에서 제시하는 소자에서는 VPNP BJT의 베이스가 애노드 N-드리프트 영역(320)과 애노드 N-발리스틱 영역(380)이 겹쳐져 있는 영역이다. 애노드 N-드리프트 영역(320)과 애노드 N-발리스틱 영역(380)은 둘 다 N형 불순물이 주입된 영역이기 때문에 홀 이동의 장애가 되 는 전자들의 농도가 기존 정류기의 베이스의 전자 농도에 비해 상대적으로 높은 영역이다. 따라서, 베이스 경로를 통과하는 도중에 소멸되는 홀들이 상대적으로 많아지게 되며, 이는 VPNP BJT의 동작 저항이 커지는 결과로 나타난다.
또한, VPNP BJT의 콜렉터 영역, 즉 캐소드 P+ 확산영역(340)과 고전압 P웰(310)의 백그라운드 저항(background resistance; Rhc)이 상당히 크다. 본 발명에서 제시한 소자에서는 애노드 P+ 확산영역(322)과 버퍼 N+ 확산영역(370)을 상당히 큰 거리를 두고 배치했다. 그로 인해 VPNP BJT의 콜렉터 영역의 일부인 고전압 P웰(310)의 경로가 길어졌으며, 이는 그 경로를 따라 이동하는 홀들의 전기적 저항값의 증가로 나타난다.
본 발명에서 제시한 구조의 정류기의 동작 속도는 기존의 정류기에 비해서 빠른데, 그 이유는 다음과 같다. VPNP BJT의 에미터인 애노드 P+ 확산영역(322)에서 베이스 영역으로의 홀의 방출이 빨라진다. 본 발명에서 제시하는 소자에서는 VPNP BJT의 베이스가 애노드 N-드리프트 영역(320)과 애노드 N-발리스틱 영역(390)이 겹쳐져 있는 영역이다. 이 애노드 N-드리프트 영역(320)과 애노드 N-발리스틱 영역(390)은 둘 다 N-형 불순물이 주입된 영역이기 때문에 불순물 농도가 높고, 따라서 애노드 P+ 확산영역(322)에서 베이스 영역으로 홀을 방출하기 위해 극복해야 하는 전압이 낮아진다. 따라서, VPNP BJT의 동작이 기존 소자에 비해 빠르며, 이는 결국 정류기의 동작이 빨라지는 결과로 나타난다.
한편, 애노드 전극을 구성함에 있어서 애노드 N+ 확산영역(321)은 직접 연결하지 않고 애노드 P+ 확산영역(322)만 직접 연결하여 애노드 전극을 구성할 경우에 는, 결국 전체 정류기 구조에 순방향 동작(forward operation)하는 다이오드 하나가 직렬로 연결된 것과 같게 된다. 따라서, 다이오드의 순방향 동작에서 발생하는 동작 저항만큼 전체 동작 저항이 증가하는 효과를 얻을 수 있다.
본 발명에서 제시하는 고전압 동작용 정전기 방전 보호 소자는 그 내부에 포함된 DDDNMOS의 게이트가 애노드 전극에 커플링되어 동작 속도가 빠르며 또한 정류기의 동작 저항이 충분히 큰 특성을 가지고 있다. 따라서, 본 발명에서 제시하는 소자를 HVOHORGCR(High Voltage Operating High On-Resistance Gate Coupled Rectifier)라고 명명하기로 한다.
도 7a 및 도 7b는 본 발명에 따른 정전기 방전 보호 소자의 전기적 특성을 나타내는 그래프로서, 도 7a는 정상 동작 상태에서의 애노드 전압에 따른 드레인 전류를 나타내고, 도 7b는 정전기 전류가 유입된 상태에서 애노드 전압에 따른 드레인 전류를 나타낸다.
마이크로 칩이 정상적으로 동작하는 상태에서는 HVOHORGCR 소자의 항복 전압(Vav) 과 활성 전압(Vtr)은 마이크로 칩의 동작 전압(Vop)보다 크다. HVOHORGCR 소자는 정전기 스트레스에 대응하는 최초의 동작이 GCDDDNMOS의 채널 동작이다. 따라서, 낮은 전압의 정전기 스트레스에 대해서도 효과적으로 대응할 수 있다. 즉, 마이크로 칩에 정전기 방전 스트레스가 발생했을 때 HVOHORGCR 소자의 활성 전압은 마이크로 칩의 내부 회로 파괴 전압(Vccb)보다 작게 만들 수 있다. 따라서, HVOHORGCR 소자는 마이크로 칩으로 유입된 정전기 전류가 내부 회로로 흘러들어가 내부 회로를 파괴하는 것을 근본적으로 차단할 수 있다.
HVOHORGCR 소자의 스냅백 저지 전압(Vh)은 마이크로 칩의 동작 전압보다 크거나 또는 최소한 유사하게 할 수 있다. 따라서, 마이크로 칩이 정상적으로 동작할 때, HVOHORGCR 소자로 인해 랫치-업의 문제가 발생할 위험이 없다. 또한, HVOHORGCR 소자의 열 파괴 전압(Vtb)은 활성 전압(Vtr)에 비해 매우 크게 할 수 있다. 따라서, 멀티 핑거 구조를 채택할 경우, 정류기 소자의 각 핑거가 균일하게 동작한다.
또한, HVOHORGCR 소자는 단위 크기당 전류 내성 수준이 매우 우수하다. HVOHORGCR 소자는 정류기 동작이 이루어지면, 전류는 HVOHORGCR 소자의 표면뿐만 아니라 깊이 방향으로 넓게 분산되어 흐르게 되며, 그 결과 소자의 크기에 비해 매우 많은 양의 정전기 전류를 처리할 수 있게 된다. 공정에 따라 차이가 있지만, 일반적으로 HVOHORGCR 소자의 단위 크기당 약 30 ~ 60 mA/um 정도의 많은 정전기 전류를 처리할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 정전기 방전 보호 소자, 즉 HVOHORGCR 소자는 기존의 GGDDDNMOS 소자와 고전압 동작용 정류기 소자가 안고 있는 문제점들을 개선하고, 정전기 방전 보호 소자가 갖추어야 할 기본 조건 및 최적 조건을 모두 만족시킨다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도이다.
LNPN BJT 동작과 VPNP BJT 동작이 서로 결합하여 상호 상승 작용하여 이루어지는 정류기 동작은 동작 저항이 매우 작은 동작이다. 따라서, HVOHORGCR 소자에서 구조 및 하부 불순물 주입 조건을 변경하여 동작 저항을 증가시켰어도 그 저항값이 충분히 크지 않을 수 있다. 이 경우에는 동작 저항을 추가로 증가시키기 위해 다음과 같이 구성할 수 있다.
도 8b를 참조하면, 도 6b에 도시된 HVOHORGCR 구조와 동일한 형태의 소자를 구성하되, 고전압 P웰(310)을 일부 축소시켜 VPNP BJT의 콜렉터 영역의 저항을 증가시킨다. 이때 고전압 P웰(310)을 축소시키는 기준은, 축소된 고전압 P웰(310)과 P형 반도체기판(300) 사이의 경계면이 애노드 N-발리스틱 영역(390)과 버퍼 N-발리스틱 영역(380) 사이에 존재하도록 한다.
HVOHORGCR 소자에서 VPNP BJT의 콜렉터 영역은 캐소드 P+ 확산영역(340)과 고전압 P웰(310)이 합쳐져서 이루어지는데, 이 중에서 고전압 P웰(310)을 도시된 바와 같이 축소하면 VPNP BJT 동작에서 전류의 주 전달자인 홀의 이동 경로 중의 일부가 고전압 P웰(310)에서 반도체기판(300)으로 바뀌게 된다. 그런데, 반도체기판(300)은 고전압 P웰(310)과 동일하게 P형 영역이긴 하지만, 그 내부의 홀 농도가 고전압 P웰(310)에 비해 훨씬 낮기 때문에 그 영역을 이동하는 홀의 입장에서는 저항이 매우 큰 경로가 된다. 즉, 홀의 이동 관점에서 볼 때, 콜렉터 영역의 저항(Rhc)이 증가하는 것이다. 따라서, VPNP BJT 동작의 동작 저항이 증가하게 되며, 이는 결국 전체 정류기 동작의 동작 저항의 증가를 가져온다.
축소된 고전압 P웰(310)의 경계면이 애노드 N-발리스틱 영역(390)과 버퍼 N-발리스틱 영역(380) 사이에 존재하기 때문에, 즉 버퍼 N-발리스틱 영역(380) 주변의 환경은 HVOHORGCR 소자와 동일하기 때문에, 변형된 소자에서도 LNPN BJT의 동작 및 그 전기적 특성은 HVOHORGCR 소자와 동일하게 된다.
도 9a 및 도 9b, 도 10a 및 도 10b는 본 발명의 또다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도들이다.
도 6a 및 도 6b에 도시된 HVOHORGCR 소자에서도 동작 저항이 여전히 충분히 크지 않은 경우에는 HVOHORGCR 소자의 캐소드 전극 단에 다이오드를 직렬로 추가하여 전체 동작 저항을 증가시킬 수 있다. 즉, 도 9a 및 도 9b에 도시된 바와 같이, 캐소드 N+ 확산영역(330)과 캐소드 P+ 확산영역(340)이 연결된 단과 캐소드 전극 단 사이에 다이오드(D, D1, D2)를 추가하면, 애노드 전극과 캐소드 전극 사이의 전체 동작 저항은 다이오드의 순방향 동작의 동작 저항만큼 증가하는 효과를 얻을 수 있다.
HVOHORGCR 소자의 캐소드 전극 단에 다이오드를 직렬로 추가하여 전체 동작 저항을 증가시키는 방법은, 도 10a 및 도 10b에 도시된 바와 같이 HVOHORGCR 소자의 고전압 P웰(310)을 축소시킨 소자에 대해서도 동일하게 적용할 수 있다.
HVOHORGCR 소자 또는 그 변형된 소자의 캐소드 전극 단에 다이오드를 직렬로 추가하여 전체 동작 저항을 증가시키되, 하나의 다이오드를 추가하는 방법을 예시하였다. 그러나, 필요할 경우 여러 개의 다이오드를 추가하여 전체 동작 저항을 최적화할 수도 있다.
도 11a 및 도 11b, 도 12a 및 도 12b는 본 발명의 또다른 실시예에 따른 정전기 방전 보호 소자의 회로도들 및 단면도들이다.
도 6a 및 도 6b에 제시된 HVOHORGCR 소자에서도 동작 저항이 여전히 충분히 크지 않은 경우 HVOHORGCR 소자의 캐소드 전극 단에 P-형 모스◎(MOSFET)을 직렬로 추가하여 전체 동작 저항을 증가시킬 수 있다. 즉, 캐소드 N+ 확산영역(330)과 캐소드 P+ 확산영역(340)이 연결된 단과 캐소드 전극 단 사이에, 도 11a 및 도 11b에 도시된 바와 같이 P-형 MOSFET을 추가하면, 애노드 전극과 캐소드 전극 사이의 전체 동작 저항은 P-형 MOSFET에서 발생하는 LPNP BJT 동작의 동작 저항만큼 증가하는 효과를 얻을 수 있다.
HVOHORGCR 소자의 캐소드 전극 단에 PMOSFET을 직렬로 추가하여 전체 동작 저항을 증가시키는 방법은, 도 12a 및 도 12b에 도시된 바와 같이, HVOHORGCR 소자의 고전압 P웰을 축소시킨 소자에 대해서도 동일하게 적용할 수 있다.
PMOSFET의 LPNP BJT 동작이 활성화되는 전압은 상당히 크다. 따라서, HVOHORGCR 소자의 캐소드 전극 단에 PMOSFET을 직렬로 추가하면 전체 동작 저항도 증가하지만 동시에 전체 소자의 활성 전압(Vtr) 역시 증가하는 문제가 발생한다. 추가되는 PMOSFET으로 인해 발생하는 활성 전압(Vtr)의 증가량을 상쇄시키기 위해서는 애노드 N-드리프트 영역(320)의 가장자리와 버퍼 N-발리스틱 영역(380) 사이의 간격을 축소함으로써 가능하다(LS → SS, LS > SS).
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
도 1a는 정전기 방전 보호 소자가 갖추어야 할 기본적인 조건을 나타낸 그래프이고, 도 1b는 최적 조건을 나타낸 그래프이다.
도 2a 및 도 2b는 이중으로 불순물을 확산시킨 드레인을 채용한 DDDNMOS 소자의 회로도 및 단면도이다.
도 3은 GGDDDNMOS가 ESD 보호 소자로 동작할 때의 전형적인 전압-전류 특성을 나타낸 그래프이다.
도 4a 및 도 4b는 고전압 동작용 정류기(rectifier) 구조의 정전기 방전 보호 소자의 회로도 및 단면도이다.
도 5는 정류기 소자의 정전기 전류 방전 상황에서의 전기적 특성을 나타낸 그래프이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 새로운 구조의 정전기 방전 보호 소자의 회로도 및 단면도이다.
도 7a 및 도 7b는 본 발명에 따른 정전기 방전 보호 소자의 정상 동작 상태 및 정전기 전류 유입 상태에서의 애노드 전압에 따른 드레인 전류를 나타낸 그래프들이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도이다.
도 9a 및 도 9b는 본 발명의 또다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도이다.
도 10a 및 도 10b는 본 발명의 또다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도이다.
도 11a 및 도 11b는 본 발명의 또다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도이다.
도 12a 및 도 12b는 본 발명의 또다른 실시예에 따른 정전기 방전 보호 소자의 회로도 및 단면도이다.

Claims (16)

  1. 반도체기판에 형성된 고전압 P웰;
    상기 고전압 P웰 내에 형성된 N-드리프트 영역;
    상기 N-드리프트 영역 내에 형성된 애노드 N+ 확산영역 및 애노드 P+ 확산영역;
    상기 N-드리프트 영역 내에, 상기 애노드 N+ 확산영역과 일정 거리 이격되도록 배치된 버퍼 N+ 확산영역;
    상기 버퍼 N+ 확산영역을 감싸도록 배치된 버퍼 N-발리스틱 영역;
    상기 애노드 N+ 확산영역 및 애노드 P+ 확산영역을 감싸도록 배치된 애노드 N-발리스틱 영역;
    상기 고전압 P웰 내에, 상기 N-드리프트 영역과 일정 거리 이격되어 배치된 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역;
    상기 캐소드 N+ 확산영역과 N-드리프트 영역 사이의 반도체기판 상에 배치된 MOSFET 게이트; 및
    상기 애노드 N+ 확산영역과 버퍼 N+ 확산영역 사이의 반도체기판 상에 배치된 캐패시터 전극을 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  2. 제1항에 있어서,
    상기 고전압 P웰 외부의 반도체기판 상에 배치된 저항용 폴리실리콘층을 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  3. 제1항에 있어서,
    상기 버퍼 N-발리스틱 영역은 1013 ∼ 1014이온/㎤의 농도로, 상기 N-드리프트 영역을 깊이 방향으로 관통하도록 배치된 것을 특징으로 하는 정전기 방전 보호 소자.
  4. 제1항에 있어서,
    상기 애노드 N-발리스틱 영역은 1013 ∼ 1014이온/㎤의 농도로, 상기 N-드리프트 영역을 깊이 방향으로 관통하도록 배치된 것을 특징으로 하는 정전기 방전 보호 소자.
  5. 제1항에 있어서,
    애노드 N+ 확산영역과 애노드 P+ 확산영역을 함께 연결하여 애노드 전극을 구성하거나, 애노드 N+ 확산영역은 직접 연결하지 않고 애노드 P+ 확산영역만 연결하여 애노드 전극을 구성하는 것을 특징으로 하는 정전기 방전 보호 소자.
  6. 제2항에 있어서,
    상기 캐패시터 전극, MOSFET 게이트 및 저항용 폴리실리콘층의 한쪽 끝 단을 함께 연결하고, 상기 저항용 폴리실리콘층의 반대쪽 끝 단은 캐소드 전극에 연결함으로써, HVOHORGCR 소자 내에 형성되는 DDDNMOS의 게이트가 애노드 전극과는 캐패시터를 통해 커플링되고, 캐소드 전극과는 저항을 통해 커플링되도록 하는 것을 특징으로 하는 정전기 방전 보호 소자.
  7. 제6항에 있어서,
    상기 캐소드 N+ 확산영역과 캐소드 P+ 확산영역이 연결된 단과 캐소드 전극 단 사이에 직렬로 배치된 적어도 하나의 다이오드를 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  8. 제6항에 있어서,
    상기 캐소드 N+ 확산영역과 캐소드 P+ 확산영역이 연결된 단과 캐소드 전극 단 사이에 직렬로 배치된 PMOSFET을 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  9. 반도체기판에 형성된 N-드리프트 영역;
    상기 N-드리프트 영역 내에 형성된 애노드 N+ 확산영역 및 애노드 P+ 확산영역;
    상기 N-드리프트 영역 내에, 상기 애노드 N+ 확산영역과 일정 거리 이격되도록 배치된 버퍼 N+ 확산영역;
    상기 버퍼 N+ 확산영역을 감싸도록 배치된 버퍼 N-발리스틱 영역;
    상기 애노드 N+ 확산영역 및 애노드 P+ 확산영역을 감싸도록 배치된 애노드 N-발리스틱 영역;
    상기 N-드리프트 영역 외부의 상기 반도체기판 내에, 상기 N-드리프트 영역과 일정 거리 이격되어 배치된 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역;
    상기 캐소드 N+ 확산영역 및 캐소드 P+ 확산영역을 감싸면서 일 측은 상기 애노드 N-발리스틱 영역과 버퍼 N-발리스틱 영역 사이에 위치하도록 배치된 고전압 P웰;
    상기 캐소드 N+ 확산영역과 N-드리프트 영역 사이의 반도체기판 상에 배치된 MOSFET 게이트; 및
    상기 애노드 N+ 확산영역과 버퍼 N+ 확산영역 사이의 반도체기판 상에 배치된 캐패시터 전극을 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  10. 제9항에 있어서,
    상기 고전압 P웰 외부의 반도체기판 상에 배치된 저항용 폴리실리콘층을 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  11. 제9항에 있어서,
    상기 버퍼 N-발리스틱 영역은 1013 ∼ 1014이온/㎤의 농도로, 상기 N-드리프 트 영역을 깊이 방향으로 관통하도록 배치된 것을 특징으로 하는 정전기 방전 보호 소자.
  12. 제9항에 있어서,
    상기 애노드 N-발리스틱 영역은 1013 ∼ 1014이온/㎤의 농도로, 상기 N-드리프트 영역을 깊이 방향으로 관통하도록 배치된 것을 특징으로 하는 정전기 방전 보호 소자.
  13. 제9항에 있어서,
    애노드 N+ 확산영역과 애노드 P+ 확산영역을 함께 연결하여 애노드 전극을 구성하거나, 애노드 N+ 확산영역은 직접 연결하지 않고 애노드 P+ 확산영역만 연결하여 애노드 전극을 구성하는 것을 특징으로 하는 정전기 방전 보호 소자.
  14. 제10항에 있어서,
    상기 캐패시터 전극, MOSFET 게이트 및 저항용 폴리실리콘층의 한쪽 끝 단을 함께 연결하고, 상기 저항용 폴리실리콘층의 반대쪽 끝 단은 캐소드 전극에 연결함으로써, HVOHORGCR 소자 내에 형성되는 DDDNMOS의 게이트가 애노드 전극과는 캐패시터를 통해 커플링되고, 캐소드 전극과는 저항을 통해 커플링되도록 하는 것을 특징으로 하는 정전기 방전 보호 소자.
  15. 제14항에 있어서,
    상기 캐소드 N+ 확산영역과 캐소드 P+ 확산영역이 연결된 단과 캐소드 전극 단 사이에 직렬로 배치된 적어도 하나의 다이오드를 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
  16. 제14항에 있어서,
    상기 캐소드 N+ 확산영역과 캐소드 P+ 확산영역이 연결된 단과 캐소드 전극 단 사이에 직렬로 배치된 PMOSFET을 더 포함하는 것을 특징으로 하는 정전기 방전 보호 소자.
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