JPH0983323A - キャパシタカップリング式静電放電防護装置 - Google Patents
キャパシタカップリング式静電放電防護装置Info
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- JPH0983323A JPH0983323A JP7238769A JP23876995A JPH0983323A JP H0983323 A JPH0983323 A JP H0983323A JP 7238769 A JP7238769 A JP 7238769A JP 23876995 A JP23876995 A JP 23876995A JP H0983323 A JPH0983323 A JP H0983323A
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Abstract
(57)【要約】
【課題】サブミクロン技術により形成されたＣＭＯＳ素
子をＥＳＤの破壊から回避する。 【解決手段】本発明のキャパシタカップリング式ＥＳＤ
防護装置は入力パッドと内部回路との間、又は出力パッ
ドと出力緩衝装置との間に設けられ、このキャパシタカ
ップリング式ＥＳＤ防護装置はＥＳＤ防護回路を備え、
このＥＳＤ防護回路又は出力緩衝装置のスナップバック
崩壊電圧値は、本発明装置の一キャパシタカップリング
装置が適当な電圧レベルを素子のゲートにカップリング
することにより低下し、且つ、本発明の防護装置の一電
位クランプ素子が、内部回路のＥＳＤを低電圧レベルに
保持させることにより、内部回路と出力緩衝装置がＥＳ
Ｄ電流より破壊されるのを防止することができる。特に
サブミクロンプロセスにおける薄酸化層は本発明のキャ
パシタカップリング式ＥＳＤ防護装置により効果的に保
護することができる。
子をＥＳＤの破壊から回避する。 【解決手段】本発明のキャパシタカップリング式ＥＳＤ
防護装置は入力パッドと内部回路との間、又は出力パッ
ドと出力緩衝装置との間に設けられ、このキャパシタカ
ップリング式ＥＳＤ防護装置はＥＳＤ防護回路を備え、
このＥＳＤ防護回路又は出力緩衝装置のスナップバック
崩壊電圧値は、本発明装置の一キャパシタカップリング
装置が適当な電圧レベルを素子のゲートにカップリング
することにより低下し、且つ、本発明の防護装置の一電
位クランプ素子が、内部回路のＥＳＤを低電圧レベルに
保持させることにより、内部回路と出力緩衝装置がＥＳ
Ｄ電流より破壊されるのを防止することができる。特に
サブミクロンプロセスにおける薄酸化層は本発明のキャ
パシタカップリング式ＥＳＤ防護装置により効果的に保
護することができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は静電放電の保護装置
に関し、特に、ＣＭＯＳに応用される静電放電（ＥＳ
Ｄ）保護装置に関する。
に関し、特に、ＣＭＯＳに応用される静電放電（ＥＳ
Ｄ）保護装置に関する。
【０００２】
【従来の技術】今日、集積回路（ＩＣ）のプロセス分野
では、コンパクト化と高密度の集積化が盛んに研究され
ており、これらは半導体分野の必然たる傾向となってい
る。比較的薄いゲート酸化層、小チャンネルレンス、低
度ドープドレイン（ＬＤＤ）構造等の技術はいずれも既
にスーパ型／極大型集積回路に応用されている。しかし
ながら、これら先端技術であるサブミクロンＣＭＯＳの
製造技術は、その高度な技術に対応して、静電放電に対
する耐性が著しく低下しており、この部分に係る説明は
次に列挙する文献に開示されている。
では、コンパクト化と高密度の集積化が盛んに研究され
ており、これらは半導体分野の必然たる傾向となってい
る。比較的薄いゲート酸化層、小チャンネルレンス、低
度ドープドレイン（ＬＤＤ）構造等の技術はいずれも既
にスーパ型／極大型集積回路に応用されている。しかし
ながら、これら先端技術であるサブミクロンＣＭＯＳの
製造技術は、その高度な技術に対応して、静電放電に対
する耐性が著しく低下しており、この部分に係る説明は
次に列挙する文献に開示されている。
【０００３】C. Duvvury and A. Amerasekera, "ESD:A
pervaseve reliability concern for IC technologies"
proc. of IEEE, vol.81, No.5, pp 690〜702, 1993";
及びA. Amerasekera and C. Duvvury "The impact of t
echnology scaling on ESD robustness and protection
circuit design" 1994 EOS/ESD Symp. proc. EOS-16,
pp237-245。
pervaseve reliability concern for IC technologies"
proc. of IEEE, vol.81, No.5, pp 690〜702, 1993";
及びA. Amerasekera and C. Duvvury "The impact of t
echnology scaling on ESD robustness and protection
circuit design" 1994 EOS/ESD Symp. proc. EOS-16,
pp237-245。
【０００４】換言すれば、如何にしてサブミクロンＣＭ
ＯＳ集積回路の製造技術又はより精密、かつよりコンパ
クト化を図る製造技術においてＥＳＤ防護回路を構成
し、ＥＳＤによる内部回路素子の破壊を効果的に防止す
るかは、既に当業者の注目の的となっている。
ＯＳ集積回路の製造技術又はより精密、かつよりコンパ
クト化を図る製造技術においてＥＳＤ防護回路を構成
し、ＥＳＤによる内部回路素子の破壊を効果的に防止す
るかは、既に当業者の注目の的となっている。
【０００５】第９図は従来のＣＭＯＳ ＩＣにおけるい
回路を示す図であり、入力パッド１、内部回路、出力パ
ッド、入力端子ＥＳＤ防護装置５、電気抵抗６及び出力
ダンパー７を備えている。その中で、入力端子ＥＳＤ防
護装置５はＰＭＯＳ５１、ＮＭＯＳ５２及び寄性ダイオ
ード５３、５４を備えている。出力ダンパー７はＰＭＯ
Ｓ７１、ＮＭＯＳ７２及び寄性ダイオード７３、７４を
備えている。符号Ｇ1〜Ｇ4はゲート、Ｓ1〜Ｓ4はソー
ス、Ｄ1〜Ｄ4はドレインである。
回路を示す図であり、入力パッド１、内部回路、出力パ
ッド、入力端子ＥＳＤ防護装置５、電気抵抗６及び出力
ダンパー７を備えている。その中で、入力端子ＥＳＤ防
護装置５はＰＭＯＳ５１、ＮＭＯＳ５２及び寄性ダイオ
ード５３、５４を備えている。出力ダンパー７はＰＭＯ
Ｓ７１、ＮＭＯＳ７２及び寄性ダイオード７３、７４を
備えている。符号Ｇ1〜Ｇ4はゲート、Ｓ1〜Ｓ4はソー
ス、Ｄ1〜Ｄ4はドレインである。
【０００６】第９図に示す如く、従来技術におけるＥＳ
Ｄ破壊の保護回路においては、入力パッド１においてＰ
ＭＯＳ５１とＮＭＯＳ５２とが有するスナップバック崩
壊電圧、及び寄生ダイオード５３、５４のクランピング
電圧特性を利用して、ＥＳＤが内部回路２を破壊するの
を防止している。そして出力パッド３ではＰＭＯＳ７１
とＮＭＯＳ７２自体のスナップバック崩壊及び寄生ダイ
オード７３、７４の導通クランピング電圧特性を利用し
て、ＥＳＤがＰＭＯＳ７１及びＮＭＯＳ７２を破壊する
のを防止している。
Ｄ破壊の保護回路においては、入力パッド１においてＰ
ＭＯＳ５１とＮＭＯＳ５２とが有するスナップバック崩
壊電圧、及び寄生ダイオード５３、５４のクランピング
電圧特性を利用して、ＥＳＤが内部回路２を破壊するの
を防止している。そして出力パッド３ではＰＭＯＳ７１
とＮＭＯＳ７２自体のスナップバック崩壊及び寄生ダイ
オード７３、７４の導通クランピング電圧特性を利用し
て、ＥＳＤがＰＭＯＳ７１及びＮＭＯＳ７２を破壊する
のを防止している。
【０００７】
【発明が解決しようとする課題】しかしながら、前記入
力端子ＥＳＤ保護装置５は、このサブミクロンＣＭＯＳ
（Complementary Metal-Oxide Semiconductor）プロセ
ス下では、内部回路２がＥＳＤにより破壊されないこと
を保証できない。それというのは、前記内部回路２と電
気抵抗６との接続部が通常薄いゲート酸化層であるた
め、深いサブミクロンに形成されたＣＭＯＳ ＩＣにお
いてゲート酸化層の厚さが９０±１０Å（０．５μｍ
３−Ｖ ＣＭＯＳ技術を例にとる）に低下し、ゲート酸
化層の破壊電圧が９〜１２Ｖ間であるのに対し、ＰＭＯ
Ｓ５１とＮＭＯＳ５２との導通破壊電圧が１０〜１１Ｖ
であり、その結果、入力端子ＥＳＤ装置が内部回路２を
保護する機能を発揮する前に、内部回路２における素子
がＥＳＤによって破壊されるからである。
力端子ＥＳＤ保護装置５は、このサブミクロンＣＭＯＳ
（Complementary Metal-Oxide Semiconductor）プロセ
ス下では、内部回路２がＥＳＤにより破壊されないこと
を保証できない。それというのは、前記内部回路２と電
気抵抗６との接続部が通常薄いゲート酸化層であるた
め、深いサブミクロンに形成されたＣＭＯＳ ＩＣにお
いてゲート酸化層の厚さが９０±１０Å（０．５μｍ
３−Ｖ ＣＭＯＳ技術を例にとる）に低下し、ゲート酸
化層の破壊電圧が９〜１２Ｖ間であるのに対し、ＰＭＯ
Ｓ５１とＮＭＯＳ５２との導通破壊電圧が１０〜１１Ｖ
であり、その結果、入力端子ＥＳＤ装置が内部回路２を
保護する機能を発揮する前に、内部回路２における素子
がＥＳＤによって破壊されるからである。
【０００８】また、たとえ、電気抵抗６が一部のＥＳＤ
保護の機能を発揮することができるとしても、正常信号
の減衰及びＩＣの集積密度の低下に至らないようにする
ためには、電気抵抗６は大きな抵抗を実施することは実
際上不可能である。従って電気抵抗６の抵抗値を大幅に
増加してＥＳＤによる破壊を防止しようとする考え方は
非現実的であり、実施の余地がない。いわんや、ＰＭＯ
Ｓ５１とＮＭＯＳ５２とのゲートＧ1，Ｇ2における酸化
層の厚さはサブミクロン技術の要求により薄くされる傾
向にある。このために現実には、ＥＳＤが比較的はっき
り強くなると、ＰＭＯＳ５１及びＮＭＯＳ５２までが破
壊されてしまう。
保護の機能を発揮することができるとしても、正常信号
の減衰及びＩＣの集積密度の低下に至らないようにする
ためには、電気抵抗６は大きな抵抗を実施することは実
際上不可能である。従って電気抵抗６の抵抗値を大幅に
増加してＥＳＤによる破壊を防止しようとする考え方は
非現実的であり、実施の余地がない。いわんや、ＰＭＯ
Ｓ５１とＮＭＯＳ５２とのゲートＧ1，Ｇ2における酸化
層の厚さはサブミクロン技術の要求により薄くされる傾
向にある。このために現実には、ＥＳＤが比較的はっき
り強くなると、ＰＭＯＳ５１及びＮＭＯＳ５２までが破
壊されてしまう。
【０００９】また、出力端子部では、ＰＭＯＳ７１が出
力パッド３を介して外部ローディング４に駆動電流を与
え、かつＮＭＯＳ７２が出力パッド３を介して外部ロー
ドの電流信号を汲み入れることから、ＥＳＣが前記出力
パッド３に出現すると、ＰＭＯＳ７１とＮＭＯＳ７２と
がいずれも極めて容易に破壊されるおそれがある。
力パッド３を介して外部ローディング４に駆動電流を与
え、かつＮＭＯＳ７２が出力パッド３を介して外部ロー
ドの電流信号を汲み入れることから、ＥＳＣが前記出力
パッド３に出現すると、ＰＭＯＳ７１とＮＭＯＳ７２と
がいずれも極めて容易に破壊されるおそれがある。
【００１０】換言すれば、第９図において、ＣＭＯＳ
ＩＣの入力端子は従来のＥＳＤ防護回路を用いてＥＳＤ
電流の破壊を防護している。そしてＥＳＤ電流が前記入
力パッド１に発生したとき、ＮＭＯＳ５２又はＰＭＯＳ
５１のドレインは入力した高電圧ＥＳＤによりスナップ
パック崩壊が引起こされるとともに、ＮＭＯＳ５２又は
ＰＭＯＳ５１に導通作用を発生させて、ＥＳＤ電流をＶ
ＳＳ又はＶＤＤ電圧源にバイパスする。これにより、パ
ッド上のＥＳＤの高電圧がクランプされて、それがスナ
ップバック破壊電圧レベルに近寄るのを防止する。従っ
て、ＮＭＯＳ５２（ＰＭＯＳ５１）の導通電圧は、第９
図における回路では、そのドレインのスナップバック崩
壊電圧である。
ＩＣの入力端子は従来のＥＳＤ防護回路を用いてＥＳＤ
電流の破壊を防護している。そしてＥＳＤ電流が前記入
力パッド１に発生したとき、ＮＭＯＳ５２又はＰＭＯＳ
５１のドレインは入力した高電圧ＥＳＤによりスナップ
パック崩壊が引起こされるとともに、ＮＭＯＳ５２又は
ＰＭＯＳ５１に導通作用を発生させて、ＥＳＤ電流をＶ
ＳＳ又はＶＤＤ電圧源にバイパスする。これにより、パ
ッド上のＥＳＤの高電圧がクランプされて、それがスナ
ップバック破壊電圧レベルに近寄るのを防止する。従っ
て、ＮＭＯＳ５２（ＰＭＯＳ５１）の導通電圧は、第９
図における回路では、そのドレインのスナップバック崩
壊電圧である。
【００１１】ＮＭＯＳ５２又はＰＭＯＳ５１のドレイン
のスナップバック崩壊を利用してＥＳＤの電圧レベルを
クランプすることにより、内部回路の薄酸化層が保護さ
れ、ＥＳＤ電流によって破壊されるのを防止することが
できる。しかし、集積回路のプロセスがサブミクロンま
でに進歩してくると、ゲート酸化層が益々薄くなり、こ
れに応じて、そのゲートの薄酸化層の崩壊電圧も益々低
くなり、このために内部回路のゲート薄酸化層の崩壊電
圧が益々入力端子ＥＳＤ防護回路における素子のスナッ
プバック崩壊電圧に近づいていく。特に深アミクロンの
プロセスにおいて低電圧動作に使われるＣＭＯＳ ＩＣ
のゲート酸化層はもっと薄くなり、これによりそのゲー
ト薄酸化層の崩壊電圧はＥＳＤ防護回路における素子の
スナップバック崩壊電圧よりも低くなることが避けられ
ない。この場合、第９図に示される従来のＥＳＤ防護回
路にプロセス面での特殊ステップ（例えばＥＳＤ−イン
プラント）の開発がなければ効果的に深アミクロンプロ
セス下のゲート薄酸化層を保護することができない。
のスナップバック崩壊を利用してＥＳＤの電圧レベルを
クランプすることにより、内部回路の薄酸化層が保護さ
れ、ＥＳＤ電流によって破壊されるのを防止することが
できる。しかし、集積回路のプロセスがサブミクロンま
でに進歩してくると、ゲート酸化層が益々薄くなり、こ
れに応じて、そのゲートの薄酸化層の崩壊電圧も益々低
くなり、このために内部回路のゲート薄酸化層の崩壊電
圧が益々入力端子ＥＳＤ防護回路における素子のスナッ
プバック崩壊電圧に近づいていく。特に深アミクロンの
プロセスにおいて低電圧動作に使われるＣＭＯＳ ＩＣ
のゲート酸化層はもっと薄くなり、これによりそのゲー
ト薄酸化層の崩壊電圧はＥＳＤ防護回路における素子の
スナップバック崩壊電圧よりも低くなることが避けられ
ない。この場合、第９図に示される従来のＥＳＤ防護回
路にプロセス面での特殊ステップ（例えばＥＳＤ−イン
プラント）の開発がなければ効果的に深アミクロンプロ
セス下のゲート薄酸化層を保護することができない。
【００１２】この上記欠点を解決するために、サブミク
ロン技術の障害を克服してＣＭＯＳＩＣ中にＥＳＤ防護
装置をインプラントすることにより、ＥＳＤがＩＣ内部
回路を破壊するのを如何に防止するかについて、現在多
くの文献又は特許技術が提出されている。例えば、T.
L. Polgreen and A. Chatterjee " Improving the ESD
failure threshold of silicided n-MOS output transi
stors by ensuring uniform current flow", IEEE Tran
s. on Electron Devices Vol. 39. no. 2pp.379-388, F
eb. 1992; C. D. Lien " Electrostatic Discharge pr
otection circuit", U. S. Patent 5086365, Feb. 199
2; C. Duvvury and C. Diaz", Dynamicgate coupling o
f NMOS for efficient output ESD protection", proc.
of IRPS, pp.141-150, 1992; C. Duvvury, C. Diaz, a
nd T. Haddock," Achieving uniform nMOS device powe
r distribution for sub-micron ESD reliability" inT
ech. Dig. of IEDM, pp131-134, 1992; R. Co, K. F. L
ee, and K. W. Ouyang,"Capacitively induced electro
statid discharge protection circuit", U. S.Patent
5173755, Dec. 1992; Y. H. Wei,"output pad electros
tatic discharge protection circuit for MOS device"
U. S. Patent 5208719, May 1993, G.L. Mortensen,
"Electrostatic discharge protection device and a
method for simultaneously forming MOS devices with
both lightly doped and non lightly doped source a
nd drain regions",U. S. Patent 5208475, May 1993;
K.F. Lee "Power rail ESD protection circuit", I.
S. Patent 5237395, Aug.1993; 及びD. S. Puar," Shun
t circuit for electrostatic discharge protection",
U. S. Patent 5287241, Feb. 1994。
ロン技術の障害を克服してＣＭＯＳＩＣ中にＥＳＤ防護
装置をインプラントすることにより、ＥＳＤがＩＣ内部
回路を破壊するのを如何に防止するかについて、現在多
くの文献又は特許技術が提出されている。例えば、T.
L. Polgreen and A. Chatterjee " Improving the ESD
failure threshold of silicided n-MOS output transi
stors by ensuring uniform current flow", IEEE Tran
s. on Electron Devices Vol. 39. no. 2pp.379-388, F
eb. 1992; C. D. Lien " Electrostatic Discharge pr
otection circuit", U. S. Patent 5086365, Feb. 199
2; C. Duvvury and C. Diaz", Dynamicgate coupling o
f NMOS for efficient output ESD protection", proc.
of IRPS, pp.141-150, 1992; C. Duvvury, C. Diaz, a
nd T. Haddock," Achieving uniform nMOS device powe
r distribution for sub-micron ESD reliability" inT
ech. Dig. of IEDM, pp131-134, 1992; R. Co, K. F. L
ee, and K. W. Ouyang,"Capacitively induced electro
statid discharge protection circuit", U. S.Patent
5173755, Dec. 1992; Y. H. Wei,"output pad electros
tatic discharge protection circuit for MOS device"
U. S. Patent 5208719, May 1993, G.L. Mortensen,
"Electrostatic discharge protection device and a
method for simultaneously forming MOS devices with
both lightly doped and non lightly doped source a
nd drain regions",U. S. Patent 5208475, May 1993;
K.F. Lee "Power rail ESD protection circuit", I.
S. Patent 5237395, Aug.1993; 及びD. S. Puar," Shun
t circuit for electrostatic discharge protection",
U. S. Patent 5287241, Feb. 1994。
【００１３】上記技術文献の中で、一部は大きな寸法の
製作方式でＥＳＤ防護回路を完成することにウエートを
置き、他の一部はＣＭＯＳ ＩＣ中に位置されるＥＳＤ
防護回路がＥＳＤ防護機能を発揮する信頼度の改善に重
きを置くものであるが、いずれにせよ、上記文献中の従
来法には欠点が存在している。例えば大きなサイズの製
作方式ではＥＳＤ防護回路が過大な面積を占めるために
集積回路のパッケージング密度が低下してしまい、より
コンパクト化及び多ピン数を要求される今日のＩＣプロ
セス技術に適さない。一方上記ＣＭＯＳ ＩＣ中のＥＳ
Ｄ防護回路を改良する方法は定格外の補助装置を必要と
するため、定格外のレイアウト面積を占めてしまい、Ｅ
ＳＤ防護回路を余りにも複雑にさせ、過大な面積を占め
ることから、集積回路のパッケージング密度が低下して
いる。
製作方式でＥＳＤ防護回路を完成することにウエートを
置き、他の一部はＣＭＯＳ ＩＣ中に位置されるＥＳＤ
防護回路がＥＳＤ防護機能を発揮する信頼度の改善に重
きを置くものであるが、いずれにせよ、上記文献中の従
来法には欠点が存在している。例えば大きなサイズの製
作方式ではＥＳＤ防護回路が過大な面積を占めるために
集積回路のパッケージング密度が低下してしまい、より
コンパクト化及び多ピン数を要求される今日のＩＣプロ
セス技術に適さない。一方上記ＣＭＯＳ ＩＣ中のＥＳ
Ｄ防護回路を改良する方法は定格外の補助装置を必要と
するため、定格外のレイアウト面積を占めてしまい、Ｅ
ＳＤ防護回路を余りにも複雑にさせ、過大な面積を占め
ることから、集積回路のパッケージング密度が低下して
いる。
【００１４】本願の発明者らは従来技術のＥＳＤに対す
る防護が不十分であることに鑑み、益々コンパクト化に
走る今日のＩＣプロセスの技術において、より簡単、且
つより効果的なＥＳＤ防護回路を提供すべく鋭意研究を
重ね、本発明を完成した。
る防護が不十分であることに鑑み、益々コンパクト化に
走る今日のＩＣプロセスの技術において、より簡単、且
つより効果的なＥＳＤ防護回路を提供すべく鋭意研究を
重ね、本発明を完成した。
【００１５】本発明の主たる目的はサブミクロン技術に
より形成されたＣＭＯＳ素子がＥＳＤ破壊から回避でき
るＥＳＤ保護装置を提供することにある。
より形成されたＣＭＯＳ素子がＥＳＤ破壊から回避でき
るＥＳＤ保護装置を提供することにある。
【００１６】本発明の他の目的は、構造が簡単でコスト
が低く、且つ、実施が容易なＥＳＤ保護装置を提供する
ことにある。
が低く、且つ、実施が容易なＥＳＤ保護装置を提供する
ことにある。
【００１７】
【課題を解決するための手段】本発明に係るキャパシタ
カップリング式静電放電防護装置は入力パッドと内部回
路との間に設けられ、又は出力パッドと出力緩衝装置と
の間に設けられるものであって、前記入力パッドと前記
内部回路との間に接続される第１の接続端子と、前記出
力パッド、前記内部回路と前記出力緩衝装置との間に接
続される第２の接続端子と前記第１及び第２の接続端子
に接続され、ＥＳＤ電流をバイパス出来ると共に、キャ
パシタカップリング装置と電位クランプ素子との処理を
介して前記内部回路と出力緩衝装置とを、ＥＳＤ電流の
破壊から回避できるように保護するＥＳＤ防護回路とを
備えてなる静電放電防護装置において、前記キャパシタ
カップリング装置が、ＥＳＤ電圧が第１又は第４の信号
状態にある時に適当な電圧レベルを前記ＥＳＤ防護回路
又は前記出力緩衝装置にカップリングすることにより、
前記ＥＳＤ防護回路又は前記出力緩衝装置のスナップバ
ック崩壊電圧値を効果的に低下させると共に、前記ＥＳ
Ｄ電圧が第２又は第３の信号状態にあるとき、前記電位
クランプ素子により第１又は第２の接続端子におけるＥ
ＳＤ電圧を低電圧レベルに保持させるようにしたことを
特徴とする。
カップリング式静電放電防護装置は入力パッドと内部回
路との間に設けられ、又は出力パッドと出力緩衝装置と
の間に設けられるものであって、前記入力パッドと前記
内部回路との間に接続される第１の接続端子と、前記出
力パッド、前記内部回路と前記出力緩衝装置との間に接
続される第２の接続端子と前記第１及び第２の接続端子
に接続され、ＥＳＤ電流をバイパス出来ると共に、キャ
パシタカップリング装置と電位クランプ素子との処理を
介して前記内部回路と出力緩衝装置とを、ＥＳＤ電流の
破壊から回避できるように保護するＥＳＤ防護回路とを
備えてなる静電放電防護装置において、前記キャパシタ
カップリング装置が、ＥＳＤ電圧が第１又は第４の信号
状態にある時に適当な電圧レベルを前記ＥＳＤ防護回路
又は前記出力緩衝装置にカップリングすることにより、
前記ＥＳＤ防護回路又は前記出力緩衝装置のスナップバ
ック崩壊電圧値を効果的に低下させると共に、前記ＥＳ
Ｄ電圧が第２又は第３の信号状態にあるとき、前記電位
クランプ素子により第１又は第２の接続端子におけるＥ
ＳＤ電圧を低電圧レベルに保持させるようにしたことを
特徴とする。
【００１８】前記ＥＳＤ防護回路は入力端子ＥＳＤ防護
回路を備え、この入力端子ＥＳＤ防護回路は入力端子の
キャパシタカップリング装置と入力端子の電位クランプ
素子とにより、前記入力パッドにＥＳＤ電流が出現した
ときに前記内部回路を保護するよう第１の接続端子から
前記ＥＳＤ電流をバイパスする。
回路を備え、この入力端子ＥＳＤ防護回路は入力端子の
キャパシタカップリング装置と入力端子の電位クランプ
素子とにより、前記入力パッドにＥＳＤ電流が出現した
ときに前記内部回路を保護するよう第１の接続端子から
前記ＥＳＤ電流をバイパスする。
【００１９】前記入力端子ＥＳＤ防護回路は、電源端子
に接続される電流バイパス装置を備え、この電流バイパ
ス装置は、第１、第２及び第３のエンドポイントを含
み、この第２のエンドポイントは前記電源端子に接続さ
れており、一方前記第３のエンドポイントは第１の接続
端子に接続されている。その中、前記電流バイパス装置
はＭＯＳトランジスタで、例えばＰチャンネル又はＮチ
ャンネルのＭＯＳトランジスタ、又は補強型のＭＯＳト
ランジスタが用いられる。前記ＭＯＳトランジスタのゲ
ート端子、ソース端子及びドレイン端子はそれぞれ第
１、第２及び第３のエンドポイントであり、または前記
ＭＯＳトランジスタのゲート端子、ドレイン端子及びソ
ース端子をそれぞれ第１、第２及び第３のエンドポイン
トとすることもできる。
に接続される電流バイパス装置を備え、この電流バイパ
ス装置は、第１、第２及び第３のエンドポイントを含
み、この第２のエンドポイントは前記電源端子に接続さ
れており、一方前記第３のエンドポイントは第１の接続
端子に接続されている。その中、前記電流バイパス装置
はＭＯＳトランジスタで、例えばＰチャンネル又はＮチ
ャンネルのＭＯＳトランジスタ、又は補強型のＭＯＳト
ランジスタが用いられる。前記ＭＯＳトランジスタのゲ
ート端子、ソース端子及びドレイン端子はそれぞれ第
１、第２及び第３のエンドポイントであり、または前記
ＭＯＳトランジスタのゲート端子、ドレイン端子及びソ
ース端子をそれぞれ第１、第２及び第３のエンドポイン
トとすることもできる。
【００２０】なお、前記入力端子のキャパシタカップリ
ング装置は第１のエンドポイントと第３のエンドポイン
トとの間に接続され、前記入力端子キャパシタカップリ
ング装置の電位カップリング作用により、第１又は第４
の信号状態にあるＥＳＤ電圧を第１のエンドポイントに
カップリングして第１のエンドポイントの偏圧電圧レベ
ルを上昇させることで、前記電流パイパス装置を導通す
るのに必要なスナップバック崩壊電圧値を効果的に下げ
て前記電流バイパス装置を導通させ、これにより前記Ｅ
ＳＤ電流を排除すると共に前記内部回路を保護すること
ができる。この入力端子キャパシタカップリング装置と
してキャパシタが用いられる。
ング装置は第１のエンドポイントと第３のエンドポイン
トとの間に接続され、前記入力端子キャパシタカップリ
ング装置の電位カップリング作用により、第１又は第４
の信号状態にあるＥＳＤ電圧を第１のエンドポイントに
カップリングして第１のエンドポイントの偏圧電圧レベ
ルを上昇させることで、前記電流パイパス装置を導通す
るのに必要なスナップバック崩壊電圧値を効果的に下げ
て前記電流バイパス装置を導通させ、これにより前記Ｅ
ＳＤ電流を排除すると共に前記内部回路を保護すること
ができる。この入力端子キャパシタカップリング装置と
してキャパシタが用いられる。
【００２１】また、前記入力端子のＥＳＤ防護回路は第
１及び第２のエンドポイントに接続される遅延装置を備
え、前記入力パッドにＥＳＤ電流が出現したときに、前
記電流バイパス装置の導通時間を延長させて完全に前記
ＥＳＤ電流を排除すると共に、集積回路に信号が正規的
に入力された時に、前記電流バイパス装置をしてオフ状
態になるようにせしめている。この遅延装置として例え
ば電気抵抗が用いられる。
１及び第２のエンドポイントに接続される遅延装置を備
え、前記入力パッドにＥＳＤ電流が出現したときに、前
記電流バイパス装置の導通時間を延長させて完全に前記
ＥＳＤ電流を排除すると共に、集積回路に信号が正規的
に入力された時に、前記電流バイパス装置をしてオフ状
態になるようにせしめている。この遅延装置として例え
ば電気抵抗が用いられる。
【００２２】他方、前記入力端子の電位クランプ素子は
第２及び第３のエンドポイントに接続されており、前記
ＥＳＤ電圧が第２又は第３の信号状態にあるときに前記
入力端子の電位クランプ素子を導通して、第１の接続端
子における電圧を低電圧レベルに保持させている。その
中、前記入力端子の電位クランプ素子は例えばダイオー
ドが用いられる。なお、前記電流バイパス装置がＰチャ
ンネルのＭＯＳトランジスタである場合は、前記ダイオ
ードのカソードは第２のエンドポイントに接続されてお
り、一方前記ダイオードのアノードは第３のエンドポイ
ントに接続されている。そして、前記電流バイパス装置
がＮチャンネルのＭＯＳトランジスタである場合は前記
ダイオードのアノードは第２のエンドポイントに接続さ
れており、一方前記ダイオードのカソードは第３のエン
ドポイントに接続されている。また、前記ダイオード
は、ＭＯＳトランジスタをドーピングして形成するとき
に、ＭＯＳトランジスタとサブストレートとにより構成
された寄生ダイオードであってもよい。
第２及び第３のエンドポイントに接続されており、前記
ＥＳＤ電圧が第２又は第３の信号状態にあるときに前記
入力端子の電位クランプ素子を導通して、第１の接続端
子における電圧を低電圧レベルに保持させている。その
中、前記入力端子の電位クランプ素子は例えばダイオー
ドが用いられる。なお、前記電流バイパス装置がＰチャ
ンネルのＭＯＳトランジスタである場合は、前記ダイオ
ードのカソードは第２のエンドポイントに接続されてお
り、一方前記ダイオードのアノードは第３のエンドポイ
ントに接続されている。そして、前記電流バイパス装置
がＮチャンネルのＭＯＳトランジスタである場合は前記
ダイオードのアノードは第２のエンドポイントに接続さ
れており、一方前記ダイオードのカソードは第３のエン
ドポイントに接続されている。また、前記ダイオード
は、ＭＯＳトランジスタをドーピングして形成するとき
に、ＭＯＳトランジスタとサブストレートとにより構成
された寄生ダイオードであってもよい。
【００２３】前記ＥＳＤ防護回路は、好適にはさらに出
力端子のＥＳＤ防護回路を含み、前記出力端子の信号排
除装置は、出力端子のキャパシタカップリング装置と出
力端子の電位クランプ素子とにより、前記出力パッドに
ＥＳＤ電流が出現したときにこのＥＳＤ電流が前記出力
緩衝装置を破壊するのを防止する。
力端子のＥＳＤ防護回路を含み、前記出力端子の信号排
除装置は、出力端子のキャパシタカップリング装置と出
力端子の電位クランプ素子とにより、前記出力パッドに
ＥＳＤ電流が出現したときにこのＥＳＤ電流が前記出力
緩衝装置を破壊するのを防止する。
【００２４】そして前記出力端子のキャパシタカップリ
ング装置の電位カップ作用により、第１又は第４の信号
状態にあるＥＳＤ電圧を前記出力端子のＥＳＤ防護回路
にカップリングして、その偏圧電圧を向上させること
で、前記出力緩衝装置を導通するのに必要なスナップバ
ック崩壊電圧を効果的に下げ、前記出力緩衝装置がＥＳ
Ｄ電流により破壊されないように保護する。
ング装置の電位カップ作用により、第１又は第４の信号
状態にあるＥＳＤ電圧を前記出力端子のＥＳＤ防護回路
にカップリングして、その偏圧電圧を向上させること
で、前記出力緩衝装置を導通するのに必要なスナップバ
ック崩壊電圧を効果的に下げ、前記出力緩衝装置がＥＳ
Ｄ電流により破壊されないように保護する。
【００２５】以下の好適な実施の態様において、前記Ｅ
ＳＤ電流が第１の信号状態にあるとは、前記ＥＳＤ電流
が入力又は出力パッドに出現したときに相対的なアース
状態にある負電源端子に対して言うもので、前記ＥＳＤ
電圧が正極性であり、そして正電源端子はフローティン
グ状態にあり、また、前記ＥＳＤが第２の信号状態にあ
るとは、前記ＥＳＤ電流が入力又は出力パッドに出現し
た時に相対的にアース状態にある負電源端子に対して言
うもので、前記ＥＳＤ電圧は負極性であり、そして正電
源端子はフローティング状態にあり、さらには前記ＥＳ
Ｄ電流が第３の信号状態にあるとは、前記ＥＳＤ電流が
入力又は出力パッドに出現したときに、相対的なアース
状態にある正電源端子に対して言うもので、前記ＥＳＤ
電圧は正極性であり、そして負電源端子はフローティン
グ状態にあり、また、前記ＥＳＤ電流が第４の信号状態
にあるとは、前記ＥＳＤ電流が入力又は出力パッドに出
現したときに相対的なアース状態にある正電源端子に対
して言うもので、前記ＥＳＤ電圧が負極性であり、そし
て負電源端子はフローティング状態にある。
ＳＤ電流が第１の信号状態にあるとは、前記ＥＳＤ電流
が入力又は出力パッドに出現したときに相対的なアース
状態にある負電源端子に対して言うもので、前記ＥＳＤ
電圧が正極性であり、そして正電源端子はフローティン
グ状態にあり、また、前記ＥＳＤが第２の信号状態にあ
るとは、前記ＥＳＤ電流が入力又は出力パッドに出現し
た時に相対的にアース状態にある負電源端子に対して言
うもので、前記ＥＳＤ電圧は負極性であり、そして正電
源端子はフローティング状態にあり、さらには前記ＥＳ
Ｄ電流が第３の信号状態にあるとは、前記ＥＳＤ電流が
入力又は出力パッドに出現したときに、相対的なアース
状態にある正電源端子に対して言うもので、前記ＥＳＤ
電圧は正極性であり、そして負電源端子はフローティン
グ状態にあり、また、前記ＥＳＤ電流が第４の信号状態
にあるとは、前記ＥＳＤ電流が入力又は出力パッドに出
現したときに相対的なアース状態にある正電源端子に対
して言うもので、前記ＥＳＤ電圧が負極性であり、そし
て負電源端子はフローティング状態にある。
【００２６】
【発明の実施の形態】第８図はＭＯＳ素子（ＮＭＯＳ，
Ｗ／Ｌ＝５０／０．８μｍを例にとる）のゲート（Ｇ）
−ソース（Ｓ）電圧とスナップバック電圧(snapback vo
ltage)との関を示している。図面から分かるように、Ｎ
ＭＯＳの（Ｇ）−（Ｓ）の電圧が大きくなればスナップ
バック電圧は小さくなる。
Ｗ／Ｌ＝５０／０．８μｍを例にとる）のゲート（Ｇ）
−ソース（Ｓ）電圧とスナップバック電圧(snapback vo
ltage)との関を示している。図面から分かるように、Ｎ
ＭＯＳの（Ｇ）−（Ｓ）の電圧が大きくなればスナップ
バック電圧は小さくなる。
【００２７】当然に、ＰＭＯＳ素子も上記ＮＭＯＳ素子
と類似した特性を有する。即ち、Ｖｇｓ電圧値を上げる
ことができれば効果的にそのスナップバック電圧を下げ
ることができる。従って、ＥＳＤ電流バイパス装置の主
体を構成するＭＯＳのゲートに電圧の一部を結合する回
路を用いれば、ＥＳＤがＩＣ内部回路の薄酸化層を破壊
する前にＥＳＤ電流バイパス装置を先に導通させて効果
的にＥＳＤ電流を排除することができる。このようにす
れば、深アミクロンプロセスにおいて益々薄くなったゲ
ート酸化層を効果的に保護することができる。
と類似した特性を有する。即ち、Ｖｇｓ電圧値を上げる
ことができれば効果的にそのスナップバック電圧を下げ
ることができる。従って、ＥＳＤ電流バイパス装置の主
体を構成するＭＯＳのゲートに電圧の一部を結合する回
路を用いれば、ＥＳＤがＩＣ内部回路の薄酸化層を破壊
する前にＥＳＤ電流バイパス装置を先に導通させて効果
的にＥＳＤ電流を排除することができる。このようにす
れば、深アミクロンプロセスにおいて益々薄くなったゲ
ート酸化層を効果的に保護することができる。
【００２８】さらに、本発明にかかる回路構成によれ
ば、前記公知文献に記載されたような占有面積が大きい
酸化層、ＮＭＯＳ又はＰＭＯＳ等の素子を増加する必要
がなく、このため前記ＥＳＤ防護回路がＣＭＯＳ ＩＣ
内で占める体積をより効果的に低下させることができ、
しいてはＩＣ全体の実際のパッケージング密度を大幅に
向上させることができる。
ば、前記公知文献に記載されたような占有面積が大きい
酸化層、ＮＭＯＳ又はＰＭＯＳ等の素子を増加する必要
がなく、このため前記ＥＳＤ防護回路がＣＭＯＳ ＩＣ
内で占める体積をより効果的に低下させることができ、
しいてはＩＣ全体の実際のパッケージング密度を大幅に
向上させることができる。
【００２９】第１図は本発明の好適な実施の態様を示す
もので、入力パッド１と、第１の接続端子１１と、出力
パッド２と、第２の接続端子２１と、内部回路３と、出
力緩衝装置４と、電源端子５（正電源端子５１と負電源
端子５２とを含む）と、入力端子ＥＳＤ防護回路６と、
出力端子ＥＳＤ防護回路７と、外部ロード８とを備えて
なる。前記出力緩衝装置はＰＭＯＳ４１及びＮＭＯＳ４
２を備える。
もので、入力パッド１と、第１の接続端子１１と、出力
パッド２と、第２の接続端子２１と、内部回路３と、出
力緩衝装置４と、電源端子５（正電源端子５１と負電源
端子５２とを含む）と、入力端子ＥＳＤ防護回路６と、
出力端子ＥＳＤ防護回路７と、外部ロード８とを備えて
なる。前記出力緩衝装置はＰＭＯＳ４１及びＮＭＯＳ４
２を備える。
【００３０】本発明に係る好適な実施の態様では、ＥＳ
Ｄが正、負両極性を有する可能性があるため、本実施の
態様で言及されている前記入力端子ＥＳＤ防護回路６及
び出力端子ＥＳＤ防護回路７は、いずれも一組の対称素
子を備えている。また、前記入力端子ＥＳＤ防護回路６
は、入力端子キャパシタカップリング装置６１と、入力
端子電位クランプ素子６２と、ＥＳＤ電流バイパス装置
６３と、遅延装置６４と、遅延装置６５とを備えてい
る。前記入力端子カップリング装置６１は一組のキャパ
シタ６１１，６１２を備え、前記入力端子電位クランプ
素子６２は一組のダイオード６２１，６２２を有し、そ
して前記ＥＳＤ電流バイパス装置６３はＰＭＯＳ６３１
とＮＭＯＳ６３２を備えている。当然ではあるが、遅延
装置６４は一組の電気抵抗６４１，６４２を有し、遅延
装置６５は電気抵抗６５１を備えている。ダイオード６
２１，６２２は前記ＰＭＯＳ６３１とＮＭＯＳ６３２を
ドーピングして形成する時にそれぞれ前記ＰＭＯＳ６３
１又はＮＭＯＳ６３２とサブストレートとの間に構成さ
れる寄生ダイオードである。
Ｄが正、負両極性を有する可能性があるため、本実施の
態様で言及されている前記入力端子ＥＳＤ防護回路６及
び出力端子ＥＳＤ防護回路７は、いずれも一組の対称素
子を備えている。また、前記入力端子ＥＳＤ防護回路６
は、入力端子キャパシタカップリング装置６１と、入力
端子電位クランプ素子６２と、ＥＳＤ電流バイパス装置
６３と、遅延装置６４と、遅延装置６５とを備えてい
る。前記入力端子カップリング装置６１は一組のキャパ
シタ６１１，６１２を備え、前記入力端子電位クランプ
素子６２は一組のダイオード６２１，６２２を有し、そ
して前記ＥＳＤ電流バイパス装置６３はＰＭＯＳ６３１
とＮＭＯＳ６３２を備えている。当然ではあるが、遅延
装置６４は一組の電気抵抗６４１，６４２を有し、遅延
装置６５は電気抵抗６５１を備えている。ダイオード６
２１，６２２は前記ＰＭＯＳ６３１とＮＭＯＳ６３２を
ドーピングして形成する時にそれぞれ前記ＰＭＯＳ６３
１又はＮＭＯＳ６３２とサブストレートとの間に構成さ
れる寄生ダイオードである。
【００３１】また、出力端子ＥＳＤ防護回路７は出力端
子キャパシタカップリング装置と、出力端子電位クラン
プ素子７２と、出力緩衝器４とを備えてなる。出力端子
カップリング装置７１は一組のキャパシタ７１１，７１
２を備え、前記出力端子クランプ素子７２は、一組のダ
イオード７２１，７２２を有している。そして前記出力
緩衝器４はＰＭＯＳ４１とＮＭＯＳ４２とを備えてい
る。また、前記ダイオード７２１，７２２は、ＰＭＯＳ
４１とＮＭＯＳ４２とをドーピングして形成する時に、
それぞれ前記ＰＭＯＳ４１又はＮＭＯＳ４２とサブスト
レートとの間に構成される寄生ダイオードである。
子キャパシタカップリング装置と、出力端子電位クラン
プ素子７２と、出力緩衝器４とを備えてなる。出力端子
カップリング装置７１は一組のキャパシタ７１１，７１
２を備え、前記出力端子クランプ素子７２は、一組のダ
イオード７２１，７２２を有している。そして前記出力
緩衝器４はＰＭＯＳ４１とＮＭＯＳ４２とを備えてい
る。また、前記ダイオード７２１，７２２は、ＰＭＯＳ
４１とＮＭＯＳ４２とをドーピングして形成する時に、
それぞれ前記ＰＭＯＳ４１又はＮＭＯＳ４２とサブスト
レートとの間に構成される寄生ダイオードである。
【００３２】第１図において、符号Ｇ1，Ｇ2，Ｇ3，Ｇ4
はそれぞれＰＭＯＳ６３１、ＮＭＯＳ６３２、ＰＭＯＳ
４１及びＮＭＯＳ４２のゲート端子である。そして符号
Ｓ1，Ｓ2，Ｓ3，Ｓ4はそれぞれＰＭＯＳ６３１、ＮＭＯ
Ｓ６３２、ＰＭＯＳ４１及びＮＭＯＳ４２のソース端子
である。符号Ｄ1，Ｄ2，Ｄ3，Ｄ4はそれぞれＰＭＯＳ６
３１、ＮＭＯＳ６３２、ＰＭＯＳ４１及びＮＭＯＳ４２
のドレイン端子である。また、符号Ａ1，Ａ2，Ａ3，Ａ4
はそれぞれ寄生ダイオード６２１、６２２、７２１、７
２２のアノード端子であり、そしてＫ1，Ｋ2，Ｋ3，Ｋ4
はそれぞれ寄生ダイオード６２１、６２２、７２１、７
２２のカソード端子である。
はそれぞれＰＭＯＳ６３１、ＮＭＯＳ６３２、ＰＭＯＳ
４１及びＮＭＯＳ４２のゲート端子である。そして符号
Ｓ1，Ｓ2，Ｓ3，Ｓ4はそれぞれＰＭＯＳ６３１、ＮＭＯ
Ｓ６３２、ＰＭＯＳ４１及びＮＭＯＳ４２のソース端子
である。符号Ｄ1，Ｄ2，Ｄ3，Ｄ4はそれぞれＰＭＯＳ６
３１、ＮＭＯＳ６３２、ＰＭＯＳ４１及びＮＭＯＳ４２
のドレイン端子である。また、符号Ａ1，Ａ2，Ａ3，Ａ4
はそれぞれ寄生ダイオード６２１、６２２、７２１、７
２２のアノード端子であり、そしてＫ1，Ｋ2，Ｋ3，Ｋ4
はそれぞれ寄生ダイオード６２１、６２２、７２１、７
２２のカソード端子である。
【００３３】キャパシタ６１１、６１２、７１１、７１
２は、それぞれＰＭＯＳ６３１、４１及びＮＭＯＳ６３
２、４２のゲート端子Ｇ1〜Ｇ4及びドレイン端子Ｄ1〜
Ｄ4を介して接続されており、そして電気抵抗６４１は
ゲート端子Ｇ１と正電源端子５１との間に、電気抵抗６
４２はゲート端子Ｇ２と負電源端子５２との間にそれぞ
れ接続されている。また、寄生ダイオード６２１，７２
１はそれぞれＰＭＯＳ６３１，４１に対応して、アノー
ド端子Ａ1、Ａ3を介してそれぞれ第１及び第２の接続端
子１１，２１に接続されており、一方カソード端子
Ｋ1，Ｋ3は正電源ＶＤＤに接続されている。これに対
し、寄生ダイオード６２２，７２２はそれぞれＮＭＯＳ
６３２，４２に対応して、アノード端子Ａ2，Ａ4を介し
て負電源ＶＳＳに接続されており、一方カソード端子Ｋ
2，Ｋ4はそれぞれ第１及び第２の接続端子１１，２１に
接続されている。
２は、それぞれＰＭＯＳ６３１、４１及びＮＭＯＳ６３
２、４２のゲート端子Ｇ1〜Ｇ4及びドレイン端子Ｄ1〜
Ｄ4を介して接続されており、そして電気抵抗６４１は
ゲート端子Ｇ１と正電源端子５１との間に、電気抵抗６
４２はゲート端子Ｇ２と負電源端子５２との間にそれぞ
れ接続されている。また、寄生ダイオード６２１，７２
１はそれぞれＰＭＯＳ６３１，４１に対応して、アノー
ド端子Ａ1、Ａ3を介してそれぞれ第１及び第２の接続端
子１１，２１に接続されており、一方カソード端子
Ｋ1，Ｋ3は正電源ＶＤＤに接続されている。これに対
し、寄生ダイオード６２２，７２２はそれぞれＮＭＯＳ
６３２，４２に対応して、アノード端子Ａ2，Ａ4を介し
て負電源ＶＳＳに接続されており、一方カソード端子Ｋ
2，Ｋ4はそれぞれ第１及び第２の接続端子１１，２１に
接続されている。
【００３４】以下、第１図に示される実施の態様の動作
原理について詳細に説明する。先ず、ＥＳＤは正と負の
両極性を有し、且つ、ＣＭＯＳ素子には正・負電源端子
ＶＤＤ，ＶＳＳ接続されているため、４種類の放電モー
ドが入力又は出力パッド１，２に現れる。この４種の放
電モードを第２図を参照して説明する。
原理について詳細に説明する。先ず、ＥＳＤは正と負の
両極性を有し、且つ、ＣＭＯＳ素子には正・負電源端子
ＶＤＤ，ＶＳＳ接続されているため、４種類の放電モー
ドが入力又は出力パッド１，２に現れる。この４種の放
電モードを第２図を参照して説明する。
【００３５】（１）ＰＳモード：ＥＳＤがパッドに現
れ、この場合、相対的なアース状態にあるＶＳＳから言
えば、ＥＳＤは正極性であるのに対し、ＶＤＤはフロー
ティング状態にある。
れ、この場合、相対的なアース状態にあるＶＳＳから言
えば、ＥＳＤは正極性であるのに対し、ＶＤＤはフロー
ティング状態にある。
【００３６】（２）ＮＳモード：ＥＳＤがパッドに現
れ、この場合、相対的なアース状態にあるＶＳＳから言
えば、ＥＳＤは負極性であるのに対し、ＶＤＤはフロー
ティング状態にある。
れ、この場合、相対的なアース状態にあるＶＳＳから言
えば、ＥＳＤは負極性であるのに対し、ＶＤＤはフロー
ティング状態にある。
【００３７】（３）ＰＤモード：ＥＳＤがパッドに現
れ、この場合、相対的なアース状態にあるＶＤＤから言
えば、ＥＳＤは正極性であるのに対し、ＶＳＳはフロー
ティング状態にある。
れ、この場合、相対的なアース状態にあるＶＤＤから言
えば、ＥＳＤは正極性であるのに対し、ＶＳＳはフロー
ティング状態にある。
【００３８】（４）ＮＤモード：ＥＳＤがパッドに現
れ、この場合、相対的なアース状態にあるＶＤＤから言
えば、ＥＳＤは負極性であるのに対し、ＶＳＳはフロー
ティング状態にある。
れ、この場合、相対的なアース状態にあるＶＤＤから言
えば、ＥＳＤは負極性であるのに対し、ＶＳＳはフロー
ティング状態にある。
【００３９】Ｉ．第１図における符号Ａの入力端子部分
について、 （ａ）正常動作状態下にある場合 ＰＭＯＳ６３１（ＮＭＯＳ６３２）のゲートＧ1（Ｇ2）
は電気抵抗６４１（６４２）を介してＶＤＤ（ＶＳＳ）
に接続されるため、ＰＭＯＳ６３１（ＮＭＯＳ６３２）
はオフ状態にある。従って、入力端子ＥＳＤ防護回路６
は不動作状態となり、入力パッド１より入力された信号
が直接遅延電気抵抗６５１を通して内部回路３に送られ
る。この時、入力パッド１の入力信号の最高電圧レベル
はダイオード６２１に規制されるので、内部回路に送ら
れる信号の最高正電位は、例えばＶＤＤ＋０．６Ｖとな
る。一方、入力信号の最低電圧レベルはダイオード６２
２に規制されるので、内部回路に送られる信号の最低電
圧レベルは、例えばＶＳＳ−０．６Ｖとなる。即ち、こ
の場合、入力パッド１の信号の電圧レベルはＶＤＤ＋
０．６Ｖ〜ＶＳＳ−０．６Ｖの間にクランプされる。
について、 （ａ）正常動作状態下にある場合 ＰＭＯＳ６３１（ＮＭＯＳ６３２）のゲートＧ1（Ｇ2）
は電気抵抗６４１（６４２）を介してＶＤＤ（ＶＳＳ）
に接続されるため、ＰＭＯＳ６３１（ＮＭＯＳ６３２）
はオフ状態にある。従って、入力端子ＥＳＤ防護回路６
は不動作状態となり、入力パッド１より入力された信号
が直接遅延電気抵抗６５１を通して内部回路３に送られ
る。この時、入力パッド１の入力信号の最高電圧レベル
はダイオード６２１に規制されるので、内部回路に送ら
れる信号の最高正電位は、例えばＶＤＤ＋０．６Ｖとな
る。一方、入力信号の最低電圧レベルはダイオード６２
２に規制されるので、内部回路に送られる信号の最低電
圧レベルは、例えばＶＳＳ−０．６Ｖとなる。即ち、こ
の場合、入力パッド１の信号の電圧レベルはＶＤＤ＋
０．６Ｖ〜ＶＳＳ−０．６Ｖの間にクランプされる。
【００４０】（ｂ）ＥＳＤが入力パッド１に現れた場合 （１）ＰＳモードのＥＳＤが入力パッド１に現れた場合
（第３図（ａ）を参照。 第３図（ａ）における符号Ｅ．Ｃ．はＥＳＤの電流であ
る。）：入力パッドに正極性のＥＳＤが出現すると電圧
は極めて短時間で立ち上がる。この時の立ち上がり時間
はおよそ５〜１５ナノセカンドである。短時間で立ち上
がったＥＳＤ電圧はキャパシタ６１２を通して一部の正
電圧をＮＭＯＳ６３２のゲート端子Ｇ2にカップリング
する。すると、ゲート端子Ｇ2とソース端子Ｓ2間の電圧
が上昇し、相対的に、ＮＭＯＳ６３２のドレイン端子Ｄ
2おいて必要なスナップバック崩壊電圧を下げることが
できる。従って、ＮＭＯＳ６３２が極めて短時間で導通
してＥＳＤ電流をバイパスすると同時に、内部回路素子
における薄酸化層を保護するよう、入力パッド１上の電
圧レベルを比較的低い値にクランプする。
（第３図（ａ）を参照。 第３図（ａ）における符号Ｅ．Ｃ．はＥＳＤの電流であ
る。）：入力パッドに正極性のＥＳＤが出現すると電圧
は極めて短時間で立ち上がる。この時の立ち上がり時間
はおよそ５〜１５ナノセカンドである。短時間で立ち上
がったＥＳＤ電圧はキャパシタ６１２を通して一部の正
電圧をＮＭＯＳ６３２のゲート端子Ｇ2にカップリング
する。すると、ゲート端子Ｇ2とソース端子Ｓ2間の電圧
が上昇し、相対的に、ＮＭＯＳ６３２のドレイン端子Ｄ
2おいて必要なスナップバック崩壊電圧を下げることが
できる。従って、ＮＭＯＳ６３２が極めて短時間で導通
してＥＳＤ電流をバイパスすると同時に、内部回路素子
における薄酸化層を保護するよう、入力パッド１上の電
圧レベルを比較的低い値にクランプする。
【００４１】詳細には、この時入力パッド１のＥＳＤ電
圧はＮＭＯＳ６３２のスナップバック崩壊電圧値付近に
クランプされる。このときのＮＭＯＳ６３２のスナップ
バック崩壊電圧は十分に小さい値であるため、内部回路
３におけるゲート酸化層が破壊されないことが保証され
る。
圧はＮＭＯＳ６３２のスナップバック崩壊電圧値付近に
クランプされる。このときのＮＭＯＳ６３２のスナップ
バック崩壊電圧は十分に小さい値であるため、内部回路
３におけるゲート酸化層が破壊されないことが保証され
る。
【００４２】同時にキャパシタ６１２においてカップリ
ングして得たＧ（ゲート）−Ｓ（ソース）電圧に比較的
緩慢な放電ルートを与えてＮＭＯＳ６３２の導通時間を
延長するように電気抵抗６４２接続されているため、Ｅ
ＳＤ電圧の一番有害なピーク電流部分が適切に排除さ
れ、ＥＳＤによる内部回路３及びＮＭＯＳ６３２の破壊
が防止される。
ングして得たＧ（ゲート）−Ｓ（ソース）電圧に比較的
緩慢な放電ルートを与えてＮＭＯＳ６３２の導通時間を
延長するように電気抵抗６４２接続されているため、Ｅ
ＳＤ電圧の一番有害なピーク電流部分が適切に排除さ
れ、ＥＳＤによる内部回路３及びＮＭＯＳ６３２の破壊
が防止される。
【００４３】上記のようにキャパシタ６１２及び電気抵
抗６４２を付加することにより、入力パッド１でＥＳＤ
が発生したときに、ＮＭＯＳ６３２が導通するために必
要とされるスナップバック崩壊電圧を下げることができ
る。従って、ＮＭＯＳ６３２は正常にＥＳＤ電圧を排除
する機能を発揮して、内部回路３をＥＳＤによる破壊か
ら保護することができる。
抗６４２を付加することにより、入力パッド１でＥＳＤ
が発生したときに、ＮＭＯＳ６３２が導通するために必
要とされるスナップバック崩壊電圧を下げることができ
る。従って、ＮＭＯＳ６３２は正常にＥＳＤ電圧を排除
する機能を発揮して、内部回路３をＥＳＤによる破壊か
ら保護することができる。
【００４４】（２）ＮＳモードのＥＳＤが前記入力パッ
ド１に出現した場合（第３図（ｂ）を参照。第３図
（ｂ）における符号Ｅ．Ｃ．はＥＳＤの電流であ
る。）：この場合ダイオード６２２はＥＳＤ電流をバイ
パスするため順方向へ導通する。つまり、第１の接続端
子１１に入る負極性のＥＳＤは、例えばおよそ−０．６
Ｖにクランプされる。この−０．６Ｖは内部回路３に対
して何らの破壊作用も起こさないことから、内部回路３
はＥＳＤから保護されることとなる。
ド１に出現した場合（第３図（ｂ）を参照。第３図
（ｂ）における符号Ｅ．Ｃ．はＥＳＤの電流であ
る。）：この場合ダイオード６２２はＥＳＤ電流をバイ
パスするため順方向へ導通する。つまり、第１の接続端
子１１に入る負極性のＥＳＤは、例えばおよそ−０．６
Ｖにクランプされる。この−０．６Ｖは内部回路３に対
して何らの破壊作用も起こさないことから、内部回路３
はＥＳＤから保護されることとなる。
【００４５】（３）ＰＤモードのＥＳＤ電流が入力パッ
ド１に出現した場合 （第３図（ｃ）を参照。第３図（ｃ）における符号Ｅ．
Ｃ．はＥＳＤの電流である）：この場合ダイオード６２
１はＥＳＤ電流をバイパスするため順方向へ導通する。
即ち、第１の接続端子１１に入る正極性のＥＳＤは、例
えばおよそ＋０．６Ｖにクランプされる。この＋０．６
Ｖは内部回路３に対して何らの破壊作用も起こさないこ
とから、内部回路３はＥＳＤから保護されることとな
る。
ド１に出現した場合 （第３図（ｃ）を参照。第３図（ｃ）における符号Ｅ．
Ｃ．はＥＳＤの電流である）：この場合ダイオード６２
１はＥＳＤ電流をバイパスするため順方向へ導通する。
即ち、第１の接続端子１１に入る正極性のＥＳＤは、例
えばおよそ＋０．６Ｖにクランプされる。この＋０．６
Ｖは内部回路３に対して何らの破壊作用も起こさないこ
とから、内部回路３はＥＳＤから保護されることとな
る。
【００４６】（４）ＮＤモードのＥＳＤ電流が入力パッ
ド１に出現した場合 （第３図（ｄ）を参照。第３図（ｄ）における符号Ｅ．
Ｃ．はＥＳＤの電流である）：入力パッドに負極性のＥ
ＳＤが入力されると電圧は極めて短時間で立ち上がる。
この時の立ち上がり時間はおよそ５〜１５ナノセカンド
である。短時間で立ち上がったＥＳＤの電圧はキャパシ
タ６１１（適当な容量値に設計される）を通して一部の
負電圧をＰＭＯＳ６３１のゲート端子Ｇ1にカップリン
グする。すると、ゲート端子Ｇ1とソース端子Ｓ1間の負
電位が上昇し、相対的に、ＰＭＯＳ６３１のドレイン端
子Ｄ1において必要なスナップバック崩壊電圧を下げる
ことができる。従って、ＰＭＯＳ６３１が極めて短時間
で導通してＥＳＤ電流をバイパスすることができる。
ド１に出現した場合 （第３図（ｄ）を参照。第３図（ｄ）における符号Ｅ．
Ｃ．はＥＳＤの電流である）：入力パッドに負極性のＥ
ＳＤが入力されると電圧は極めて短時間で立ち上がる。
この時の立ち上がり時間はおよそ５〜１５ナノセカンド
である。短時間で立ち上がったＥＳＤの電圧はキャパシ
タ６１１（適当な容量値に設計される）を通して一部の
負電圧をＰＭＯＳ６３１のゲート端子Ｇ1にカップリン
グする。すると、ゲート端子Ｇ1とソース端子Ｓ1間の負
電位が上昇し、相対的に、ＰＭＯＳ６３１のドレイン端
子Ｄ1において必要なスナップバック崩壊電圧を下げる
ことができる。従って、ＰＭＯＳ６３１が極めて短時間
で導通してＥＳＤ電流をバイパスすることができる。
【００４７】詳細には、この時入力パッド１のＥＳＤ負
電圧はＰＭＯＳ６３１のスナップバック崩壊電圧値付近
にクランプされる。このときのＮＭＯＳ６３２のスナッ
プバック崩壊電圧は十分に小さい値であるため、内部回
路３におけるゲート酸化層が破壊されないことが保証さ
れる。
電圧はＰＭＯＳ６３１のスナップバック崩壊電圧値付近
にクランプされる。このときのＮＭＯＳ６３２のスナッ
プバック崩壊電圧は十分に小さい値であるため、内部回
路３におけるゲート酸化層が破壊されないことが保証さ
れる。
【００４８】同時に、キャパシタ６１１においてカップ
リングして得たゲート／ソース電圧に比較的緩慢な放電
ルートを与えてＰＭＯＳ６３１の導通時間を延長するよ
うに電気抵抗６４１が接続されているため、ＥＳＤの一
番有害なピーク電流部分が完全に排除され、ＥＳＤによ
る内部回路３及びＰＭＯＳ６３１の破壊が防止される。
リングして得たゲート／ソース電圧に比較的緩慢な放電
ルートを与えてＰＭＯＳ６３１の導通時間を延長するよ
うに電気抵抗６４１が接続されているため、ＥＳＤの一
番有害なピーク電流部分が完全に排除され、ＥＳＤによ
る内部回路３及びＰＭＯＳ６３１の破壊が防止される。
【００４９】上記のようにキャパシタ６１１及び電気抵
抗６４１を付加することにより、入力パッド１でＥＳＤ
が発生したときに、ＰＭＯＳ６３１が導通するために必
要とされるスナップバック崩壊電圧を下げることができ
る。従って、ＰＭＯＳ６３１は正常にＥＳＤを排除する
機能を発揮して、内部回路３をＥＳＤ電流による破壊か
ら保護することができる。
抗６４１を付加することにより、入力パッド１でＥＳＤ
が発生したときに、ＰＭＯＳ６３１が導通するために必
要とされるスナップバック崩壊電圧を下げることができ
る。従って、ＰＭＯＳ６３１は正常にＥＳＤを排除する
機能を発揮して、内部回路３をＥＳＤ電流による破壊か
ら保護することができる。
【００５０】II.第１図における符号Ｂの出力端子部分
について （ａ）正常動作状態下にある場合 ＰＭＯＳ４１が導通すると、正電源端子５１から駆動電
流が出力され、これが出力パッド２を経由して外部に提
供され、ロードとして使用される。ＮＭＯＳ４２が導通
すると、出力パッド２から外部ロード８の電流を汲入れ
る（Ｓｉｎｋ）ことができる。
について （ａ）正常動作状態下にある場合 ＰＭＯＳ４１が導通すると、正電源端子５１から駆動電
流が出力され、これが出力パッド２を経由して外部に提
供され、ロードとして使用される。ＮＭＯＳ４２が導通
すると、出力パッド２から外部ロード８の電流を汲入れ
る（Ｓｉｎｋ）ことができる。
【００５１】（ｂ）ＥＳＤが出力パッド２に出現した場
合： （１）ＰＳモードのＥＳＤが出力パッド２に出現した場
合（第４図（ｅ）を参照。第４図（ｅ）における符号
Ｅ．Ｃ．はＥＳＤの電流である）：正極性のＥＳＤがキ
ャパシタ１２を介して一部の正電圧をＮＭＯＳ４２のゲ
ート端子Ｇ4にカップリングすると、ＮＭＯＳ４２はＧ
（ゲート）−Ｓ（ソース）電圧の上昇によりＮＭＯＳ４
２のスナップバック崩壊電圧値が下がり容易に導通する
ため、ＮＭＯＳ４２自体をＥＳＤによる破壊から保護す
る。同時に、前記カップリング作用のカップリング電圧
により、ＮＭＯＳ４２のＥＳＤに対する防護能力（つま
り、ＮＭＯＳ４２がＥＳＤ電流をバイパスする能力）を
顕著に改善及び向上させることができる。
合： （１）ＰＳモードのＥＳＤが出力パッド２に出現した場
合（第４図（ｅ）を参照。第４図（ｅ）における符号
Ｅ．Ｃ．はＥＳＤの電流である）：正極性のＥＳＤがキ
ャパシタ１２を介して一部の正電圧をＮＭＯＳ４２のゲ
ート端子Ｇ4にカップリングすると、ＮＭＯＳ４２はＧ
（ゲート）−Ｓ（ソース）電圧の上昇によりＮＭＯＳ４
２のスナップバック崩壊電圧値が下がり容易に導通する
ため、ＮＭＯＳ４２自体をＥＳＤによる破壊から保護す
る。同時に、前記カップリング作用のカップリング電圧
により、ＮＭＯＳ４２のＥＳＤに対する防護能力（つま
り、ＮＭＯＳ４２がＥＳＤ電流をバイパスする能力）を
顕著に改善及び向上させることができる。
【００５２】（２）ＮＳモードのＥＳＤが出力パッド２
に出現した場合（第４図（ｆ）を参照。図中符号Ｅ．
Ｃ．はＥＳＤの電流である）：負極性のＥＳＤに対しダ
イオード７２１はＥＳＤ電流をバイパスする順方向へ導
通する。つまり、第２の接続端子２１の負極性のＥＳＤ
は、例えばおよそ−０．６Ｖにクランプされる。この−
０．６Ｖは出力緩衝回路４に対してなんらの破壊作用も
起こさないことから、出力緩衝回路４はＥＳＤから保護
されることとなる。
に出現した場合（第４図（ｆ）を参照。図中符号Ｅ．
Ｃ．はＥＳＤの電流である）：負極性のＥＳＤに対しダ
イオード７２１はＥＳＤ電流をバイパスする順方向へ導
通する。つまり、第２の接続端子２１の負極性のＥＳＤ
は、例えばおよそ−０．６Ｖにクランプされる。この−
０．６Ｖは出力緩衝回路４に対してなんらの破壊作用も
起こさないことから、出力緩衝回路４はＥＳＤから保護
されることとなる。
【００５３】（３）ＰＤモードのＥＳＤが出力パッド２
に出現した場合（第４図（ｇ）を参照。図中の符号Ｅ．
Ｃ．はＥＳＤの電流である）：ダイオード７２１はＥＳ
Ｄ電流をバイパスするため順方向へ導通する。即ち、第
２の接続端子２１の正極性のＥＳＤは、例えばおよそ＋
０．６Ｖにクランプされる。この＋０．６Ｖは緩衝装置
４に対して何らの破壊作用も起こさないことから、前記
出力緩衝回路４はＥＳＤから保護されることとなる。
に出現した場合（第４図（ｇ）を参照。図中の符号Ｅ．
Ｃ．はＥＳＤの電流である）：ダイオード７２１はＥＳ
Ｄ電流をバイパスするため順方向へ導通する。即ち、第
２の接続端子２１の正極性のＥＳＤは、例えばおよそ＋
０．６Ｖにクランプされる。この＋０．６Ｖは緩衝装置
４に対して何らの破壊作用も起こさないことから、前記
出力緩衝回路４はＥＳＤから保護されることとなる。
【００５４】（４）ＮＤモードのＥＳＤが出力パッド２
に出現した場合（第４図（ｈ）を参照。図中の符号Ｅ．
Ｃ．はＥＳＤの電流である）：負極性のＥＳＤがキャパ
シタ７１１を介してＰＭＯＳ４１のゲート端Ｇ3にカッ
プリングすると、ＰＭＯＳ４１はゲート／ソース負電圧
の上昇によりＰＭＯＳ４１のスナップバック崩壊電圧が
下がり容易に導通するため、ＰＭＯＳ４１自体をＥＳＤ
による破壊から保護する。同時に、前記カップリング作
用のカップリング電圧によりＰＭＯＳ４１のＥＳＤに対
する防護能力（つまり、ＰＭＯＳ４１がＥＳＤ電流をバ
イパスする能力）を顕著に改善及び向上させることがで
きる。
に出現した場合（第４図（ｈ）を参照。図中の符号Ｅ．
Ｃ．はＥＳＤの電流である）：負極性のＥＳＤがキャパ
シタ７１１を介してＰＭＯＳ４１のゲート端Ｇ3にカッ
プリングすると、ＰＭＯＳ４１はゲート／ソース負電圧
の上昇によりＰＭＯＳ４１のスナップバック崩壊電圧が
下がり容易に導通するため、ＰＭＯＳ４１自体をＥＳＤ
による破壊から保護する。同時に、前記カップリング作
用のカップリング電圧によりＰＭＯＳ４１のＥＳＤに対
する防護能力（つまり、ＰＭＯＳ４１がＥＳＤ電流をバ
イパスする能力）を顕著に改善及び向上させることがで
きる。
【００５５】第５図，第６図はそれぞれ第１図の符号
Ａ，Ｂにて表示された回路で、Ｐ型サブストレート／ツ
インウェルのＣＭＯＳ技術として実施した場合の素子分
布構造断面図である。
Ａ，Ｂにて表示された回路で、Ｐ型サブストレート／ツ
インウェルのＣＭＯＳ技術として実施した場合の素子分
布構造断面図である。
【００５６】第５図，第６図において、いずれもＰ型サ
ブストレート９を有すると共に、このＰ型サブストレー
ト上方にＮウェル１０１及びＰウェル１０２を備えたツ
インウェルを有する。当然ではあるが、ｎ型サブストレ
ート上にｐウェル、ｎウェル又はツインウェルを設けて
使用することもできる。ダイオード６２１，６２２は、
ＰＭＯＳ６３１及びＮＭＯＳ６３２をドーピングして形
成する時にそれぞれＰＭＯＳ６３１またはＮＭＯＳ６３
２とＰ型サブストレート９との間に構成された寄生ダイ
オードである。一方、ダイオード７２１，７２２は、Ｐ
ＭＯＳ４１とＮＭＯＳ７２２をドーピングして形成する
時に、それぞれＰＭＯＳ４１又はＮＭＯＳ４２とＰ型サ
ブストレート９との間に構成された寄生ダイオードであ
る。
ブストレート９を有すると共に、このＰ型サブストレー
ト上方にＮウェル１０１及びＰウェル１０２を備えたツ
インウェルを有する。当然ではあるが、ｎ型サブストレ
ート上にｐウェル、ｎウェル又はツインウェルを設けて
使用することもできる。ダイオード６２１，６２２は、
ＰＭＯＳ６３１及びＮＭＯＳ６３２をドーピングして形
成する時にそれぞれＰＭＯＳ６３１またはＮＭＯＳ６３
２とＰ型サブストレート９との間に構成された寄生ダイ
オードである。一方、ダイオード７２１，７２２は、Ｐ
ＭＯＳ４１とＮＭＯＳ７２２をドーピングして形成する
時に、それぞれＰＭＯＳ４１又はＮＭＯＳ４２とＰ型サ
ブストレート９との間に構成された寄生ダイオードであ
る。
【００５７】したがって、第５図，第６図に示されるよ
うに、本発明により形成された回路の構造は極めて簡単
且つ容易に実施できる。
うに、本発明により形成された回路の構造は極めて簡単
且つ容易に実施できる。
【００５８】これは、本発明により形成されたＥＳＤ防
護回路がＩＣパッケージングにおいて、第７図に示され
るように、僅かの小サイズの体積しか占めていないこと
から裏付けられる。即ち、第１図中の符号Ａによって示
された回路のレイアウトはチャンネル幅／チャンネル長
さの比Ｗ／Ｌ＝５００／１．０μｍを例に示されている
が、キャパシタ６１１，６１２はポリシリコンのインサ
ート法で金属式の出力パッド１の真下に重り合せ、オー
バーラップ区域の大きさを調整することにより、キャパ
シタ６１１，６１２の容量値を決定する。また、電気抵
抗６４１，６４２はポリシリコンを材質として長条の巻
回状に作成されているので、ポリシリコンの長条の長さ
を調整することにより、電気抵抗６４１，６４２の抵抗
値を調整することができる。第７図について言えば、キ
ャパシタ６１１，６１２の容量値は０．２ＰＦ，且つ、
電気抵抗６４１，６４２の抵抗値は７８．８ＫΩである
ことが好ましい。勿論、ＰＭＯＳ６３１及びＮＭＯＳ６
３２の周りに双保護リング（double guard rings)（Ｎ
＋及びＰ＋ドープ）をサブストレート上に形成すること
により、ＶＤＤとＶＳＳ間にラッチアップエフェクトが
発生するのを防止している。
護回路がＩＣパッケージングにおいて、第７図に示され
るように、僅かの小サイズの体積しか占めていないこと
から裏付けられる。即ち、第１図中の符号Ａによって示
された回路のレイアウトはチャンネル幅／チャンネル長
さの比Ｗ／Ｌ＝５００／１．０μｍを例に示されている
が、キャパシタ６１１，６１２はポリシリコンのインサ
ート法で金属式の出力パッド１の真下に重り合せ、オー
バーラップ区域の大きさを調整することにより、キャパ
シタ６１１，６１２の容量値を決定する。また、電気抵
抗６４１，６４２はポリシリコンを材質として長条の巻
回状に作成されているので、ポリシリコンの長条の長さ
を調整することにより、電気抵抗６４１，６４２の抵抗
値を調整することができる。第７図について言えば、キ
ャパシタ６１１，６１２の容量値は０．２ＰＦ，且つ、
電気抵抗６４１，６４２の抵抗値は７８．８ＫΩである
ことが好ましい。勿論、ＰＭＯＳ６３１及びＮＭＯＳ６
３２の周りに双保護リング（double guard rings)（Ｎ
＋及びＰ＋ドープ）をサブストレート上に形成すること
により、ＶＤＤとＶＳＳ間にラッチアップエフェクトが
発生するのを防止している。
【００５９】そして、第７図に示された、ＰＭＯＳ６３
１，ＮＭＯＳ６３２、キャパシタ６１１，６１２及び電
気抵抗６４１，６４２に、１００×１００μｍ2サイズ
の出力パッド１を加えても、全サイズは僅かに３０７×
１４４．４μｍ2の大きさしかない。明らかに、本発明
により形成されたＥＳＤ防護回路はＩＣのレイアウト面
積より大きくなることはない。これにより本発明は製造
コストを増加することなく、ＩＣの集積密度を向上させ
ることができる。
１，ＮＭＯＳ６３２、キャパシタ６１１，６１２及び電
気抵抗６４１，６４２に、１００×１００μｍ2サイズ
の出力パッド１を加えても、全サイズは僅かに３０７×
１４４．４μｍ2の大きさしかない。明らかに、本発明
により形成されたＥＳＤ防護回路はＩＣのレイアウト面
積より大きくなることはない。これにより本発明は製造
コストを増加することなく、ＩＣの集積密度を向上させ
ることができる。
【００６０】なお、第１図中に示されたＢの回路構成に
ついては、ＩＣ中に形成されるパッケージングのレイア
ウト及びそれによりもたらされる効果は第７図に示され
たのと同様であるのでこれについての説明を省略する。
ついては、ＩＣ中に形成されるパッケージングのレイア
ウト及びそれによりもたらされる効果は第７図に示され
たのと同様であるのでこれについての説明を省略する。
【００６１】
【作用】請求項１の構成にしたことにより、ＥＳＤ電流
をバイパスできると共に、キャパシタカップリング装置
と電位クランプ素子との処理を介して、前記内部回路と
出力緩衝装置とをＥＳＤ電流による破壊から回避できる
ように保護する静電放電保護装置において、前記キャパ
シタカップリング装置は、ＥＳＤ電圧が第１又は第４の
信号状態にあるときに適当な電圧レベルを前記ＥＳＤ防
護回路又は前記出力緩衝装置にカップリングすることに
より、前記ＥＳＤ防護回路又は前記出力緩衝装置のスナ
ップバック崩壊電圧を効果的に低下させると共に、前記
ＥＳＤ電圧が第２又は第３の信号状態にあるとき、前記
電位クランプ素子により第１又は第２の接続端子におけ
るＥＳＤ電圧を低電圧レベルに保持させる。
をバイパスできると共に、キャパシタカップリング装置
と電位クランプ素子との処理を介して、前記内部回路と
出力緩衝装置とをＥＳＤ電流による破壊から回避できる
ように保護する静電放電保護装置において、前記キャパ
シタカップリング装置は、ＥＳＤ電圧が第１又は第４の
信号状態にあるときに適当な電圧レベルを前記ＥＳＤ防
護回路又は前記出力緩衝装置にカップリングすることに
より、前記ＥＳＤ防護回路又は前記出力緩衝装置のスナ
ップバック崩壊電圧を効果的に低下させると共に、前記
ＥＳＤ電圧が第２又は第３の信号状態にあるとき、前記
電位クランプ素子により第１又は第２の接続端子におけ
るＥＳＤ電圧を低電圧レベルに保持させる。
【００６２】
【効果】上記を総合すれば、本発明は、ＣＭＯＳ ＩＣ
のレイアウト面積及びコストを増加させることなく、よ
り簡単且つより効果的なＥＳＤ防護回路を提供し、ＥＳ
Ｄ電流をバイパスしてＩＣ中の内部回路を保護するとい
う優れた効果を奏する。また、このＥＳＤ防護回路は製
造技術によりコンパクトに形成されたＣＭＯＳＩＣ中に
適用されるので、有用性が極めて大きい。
のレイアウト面積及びコストを増加させることなく、よ
り簡単且つより効果的なＥＳＤ防護回路を提供し、ＥＳ
Ｄ電流をバイパスしてＩＣ中の内部回路を保護するとい
う優れた効果を奏する。また、このＥＳＤ防護回路は製
造技術によりコンパクトに形成されたＣＭＯＳＩＣ中に
適用されるので、有用性が極めて大きい。
【図１】本発明の好適な一実施の態様を示す回路図であ
る。
る。
【図２】ＥＳＤの４種類の放電モードを示した図であ
る。
る。
【図３】第３図（ａ）〜（ｄ）は本発明の好適な実施の
態様において、入力パッドに出現する４種類ＥＳＤの放
電モードに応じた動作状態を示した図である。
態様において、入力パッドに出現する４種類ＥＳＤの放
電モードに応じた動作状態を示した図である。
【図４】第４図（ｅ）〜（ｈ）は本発明の好適な実施の
態様において、出力パッドに出現する４種類ＥＳＤの放
電モードに応じた動作状態を示した図である。
態様において、出力パッドに出現する４種類ＥＳＤの放
電モードに応じた動作状態を示した図である。
【図５】第５図は、第１図におけるＡの回路構成をＰ型
サブストレート／ツインウェルのＣＭＯＳ ＩＣとして
実施した場合の素子分布の構造断面図である。
サブストレート／ツインウェルのＣＭＯＳ ＩＣとして
実施した場合の素子分布の構造断面図である。
【図６】第６図は、第１図におけるＢの回路構成をＰ型
サブストレート／ツインウェルのＣＭＯＳ ＩＣとして
実施した場合の素子分布の構造断面図である。
サブストレート／ツインウェルのＣＭＯＳ ＩＣとして
実施した場合の素子分布の構造断面図である。
【図７】第１図に示されたＡ部分の回路構成のレイアウ
ト図である。
ト図である。
【図８】ゲート／ソース電圧（Ｖｇｓ）に対するスナッ
プバック崩壊電圧の変化を示すグラフである。
プバック崩壊電圧の変化を示すグラフである。
【図９】従来ＣＭＯＳ ＩＣの入力端子ＥＳＤ防護回路
及び出力ダンパーの回路見取り図である。
及び出力ダンパーの回路見取り図である。
１ 入力パッド ２ 出力パッド ３ 内部回路 ４ 出力緩衝装置 ５ 電源 ６ 入力端子ＥＳＤ防護回路 ７ 出力端子ＥＳＤ防護回路 ８ 外部ロード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲兪▼ 大立 台湾新竹縣竹東鎮中興路４段572巷40弄１ 号４Ｆ
Claims (8)
- 【請求項１】入力パッドと内部回路との間に設けられ、
又は出力パッドと出力緩衝装置との間に設けられるＥＳ
Ｄ（静電放電）防護装置であって、前記入力パッドと内
部回路との間に接続される第１の接続端子と、前記出力
パッド、前記内部回路と前記出力緩衝装置との間に接続
される第２の接続端子と、前記第１及び第２の接続端子
に接続され、ＥＳＤ電流をバイパス出来ると共に、キャ
パシタカップリング装置と電位クランプ素子との処理を
介して前記内部回路と出力緩衝装置とを、ＥＳＤ電流の
破壊から回避できるように保護するＥＳＤ電流防護回路
とを備えてなるキャパシタカップリング式静電放電防護
装置において、 前記キャパシタカップリング装置が、ＥＳＤ電圧が第１
又は第４の信号状態にある時に適当な電圧レベルを前記
ＥＳＤ防護回路又は前記出力緩衝装置にカップリングす
ることにより、前記ＥＳＤ防護回路又は出力緩衝装置の
スナップバック崩壊電圧値を低下させると共に、前記Ｅ
ＳＤ電圧が第２又は第３の信号状態にある時、前記電位
クランプ素子により第１又は第２の接続端子におけるＥ
ＳＤ電圧を低電圧レベルに保持させるようにしたことを
特徴とするキャパシタカップリング式静電放電防護装
置。 - 【請求項２】前記ＥＳＤ防護回路は入力端子ＥＳＤ防護
回路を備え、この入力端子ＥＳＤ防護回路は入力端子キ
ャパシタカップリング装置と入力端子電位クランプ素子
とにより、前記入力パッドにＥＳＤ電流が出現した時に
前記内部回路を保護するよう、前記第１の接続端子から
前記ＥＳＤ電流をバイパスすることを特徴とする請求項
１記載のキャパシタカップリング式静電放電防護装置。 - 【請求項３】前記入力端子ＥＳＤ防護回路は電源端子に
接続される電流バイパス装置を備え、この電流バイパス
装置は第１，第２及び第３のエンドポイントを含み、こ
の第２のエンドポイントは前記電源端子に接続されてお
り、一方前記第３のエンドポイントは第１の接続端子に
接続されており、前記電流バイパス装置はＭＯＳトラン
ジスタで、例えばＰチャンネル又はＮチャンネルのＭＯ
Ｓトランジスタ、又は補強型ＭＯＳトランジスタであ
り、また、前記ＭＯＳトランジスタのゲート端子、ソー
ス端子及びドレイン端子はそれぞれ第１、第２及び第３
のエンドポイントであり、又は前記ＭＯＳトランジスタ
のゲート端子、ドレイン端子及びソース端子をそれぞれ
第１，第２及び第３のエンドポイントとしてもよく、ま
た、前記入力端子キャパシタカップリング装置は第１の
エンドポイントと第３のエンドポイントの間に接続さ
れ、前記入力端子キャパシタカップリング装置の電位カ
ップリング作用により、第１又は第４の信号状態にある
ＥＳＤ電圧を、第１のエンドポイントにカップリングし
て第１のエンドポイントの偏圧電圧レベルを上昇させる
ことで、前記電流バイパス装置を導通するのに必要なス
ナップバック崩壊電圧値を効果的に下げて、前記電流バ
イパス装置を導通させ、これにより、前記ＥＳＤ電流を
排除すると共に前記内部回路を保護することを特徴とす
る請求項２記載のキャパシタカップリング式静電放電防
護装置。 - 【請求項４】前記入力端子ＥＳＤ防護回路は更に第１及
び第２のエンドポイントに接続される遅延装置を備え、
前記入力パッドにＥＳＤ電流が出現した時に、前記電流
バイパス装置の導通時間を延長させて適切にＥＳＤ電流
を排除すると共に集積回路に信号が正規的に入力された
時に、前記電流バイパス装置をしてオフ状態にあるよう
にせしめ、この遅延装置に例えば電気抵抗が設けられる
ことを特徴とする請求項３記載のキャパシタカップリン
グ式静電放電防護装置。 - 【請求項５】前記入力端子電位クランプ素子は第２及び
第３のエンドポイントに接続されており、前記ＥＳＤ電
圧が第２又は第３の信号状態にある時に前記入力端子電
位クランプ素子を導通して、第１の接続端子における電
圧を低電圧レベルに保持させ、その中、前記入力端子電
位クランプ素子に例えばダイオードが適用されるが、前
記電流バイパス装置がＰチャンネルのＭＯＳトランジス
タである場合は、前記ダイオードのカソードは第２のエ
ンドポイントに接続されており、一方前記ダイオードの
アノードは第３のエンドポイントに接続されており、そ
して前記電流バイパス装置がＮチャンネルのＭＯＳトラ
ンジスタである場合は、前記ダイオードのアノードは第
２のエンドポイントに接続されてあると共に、前記ダイ
オードのカソードは第３のエンドポイントに接続されて
おり、また、前記ダイオードはＭＯＳトランジスタをド
ーピングして形成する時にＭＯＳトランジスタとサブス
トレートとにより構成された寄生ダイオードが適用され
ることを特徴とする請求項３記載のキャパシタカップリ
ング式静電放電防護装置。 - 【請求項６】前記ＥＳＤ防護回路は更に出力端子ＥＳＤ
防護回路を含み、前記出力端子信号排除装置は出力端子
キャパシタカップリング装置と出力端子電位クランプ素
子とにより、前記出力パッドにＥＳＤ電流が出現した時
にこのＥＳＤ電流が前記出力緩衝装置を破壊しないよう
に防止するが、出力端子キャパシタカップリング装置は
キャパシタであってもよく、そして前記出力緩衝装置は
電源端子に接続されており、この出力緩衝装置は第１、
第２及び第３のエンドポイントを備え、第１のエンドポ
イントは内部回路に接続され、第２のエンドポイントは
電源端子に接続され、且つ、第３のエンドポイントは第
２の接続端子に接続されており、そしてこの出力緩衝装
置はＭＯＳトランジスタであってもよく、前記ＭＯＳト
ランジスタのゲート端子、ソース端子及びドレイン端子
はそれぞれ第１、第２、第３のエンドポイントであり、
又は前記ＭＯＳトランジスタのゲート端子、ドレイン端
子及びソース端子はそれぞれ第１、第２及び第３のエン
ドポイントであり、更には、前記出力端子キャパシタカ
ップリング装置は第１及び第３のエンドポイント間に接
続されており、そして前記出力端子キャパシタカップリ
ング装置の電位カップリング作用により、第１及び第４
の信号状態にあるＥＳＤ電圧を第１のエンドポイントに
カップリングして第１のエンドポイントの電圧レベルを
高め、前記出力緩衝装置を導通するのに必要なスナップ
パック崩壊電圧値を効果的に下げることにより出力緩衝
装置がＥＳＤ電流に破壊されないように保護することを
特徴とする請求項１記載のキャパシタカップリング式静
電放電防護装置。 - 【請求項７】前記出力端子電位クランプ素子は第２及び
第３のエンドポイントに接続されてあり、前記ＥＳＤ電
圧が第２又は第３の信号状態にある時、出力端子電位ク
ランプ素子を導通させて、第２の接続端子における電圧
を低電圧レベルに保持させ、そしてこの出力端子電位ク
ランプ素子はダイオードであってもよく、前記出力緩衝
装置がＰチャンネルのＭＯＳトランジスタの場合は、前
記ダイオードのカソードは第２のエンドポイントに接続
され、且つ、前記ダイオードのアノードは第３のエンド
ポイントに接続されてあり、一方、前記出力緩衝装置が
ＮチャンネルＭＯＳトランジスタである場合は、前記ダ
イオードのアノードは第２のエンドポイントに接続さ
れ、且つ、前記ダイオードのカソードは第３のエンドポ
イントに接続されてあり、そして、前記ダイオードは、
ＭＯＳトランジスタをドーピングして形成する際に前記
ＭＯＳトランジスタとサブストレートとにより構成され
た寄生ダイオードが適用されることを特徴とする請求項
６記載のキャパシタカップリング式静電放電防護装置。 - 【請求項８】前記ＥＳＤ電流が第１の信号状態にあると
は、前記ＥＳＤ電流が入力又は出力パッドに出現した時
に、相対的なアース状態にある負電源端子に対して言う
もので、前記ＥＳＤ電流は正極性であり、そして正電源
端子はフローティング状態にあり、また、前記ＥＳＤ電
流が第２の信号状態にあるとは、前記ＥＳＤ電流が入力
又は出力パッドに出現した時に、相対的なアース状態に
ある負電源端子に対して言うもので、前記ＥＳＤ電圧は
負極性であり、そして正電源端子はフローティング状態
にあり、また、前記ＥＳＤ電流が第３の信号状態にある
とは、前記ＥＳＤ電流が入力又は出力パッドに出現した
ときに、相対的なアース状態にある正電源端子に対して
言うもので、前記ＥＳＤ電圧は正極性であり、そして負
電源端子はフローティング状態にあり、また前記ＥＳＤ
電流が第４の信号状態にあるとは、前記ＥＳＤ電流が入
力又は出力パッドに出現した時に、相対的アース状態に
ある正電源端子に対して言うもので、前記ＥＳＤ電圧は
負極性であり、そして負電源端子はフローティング状態
にあることを特徴とする請求項１、３、５、６または７
記載のキャパシタカップリング式静電放電防護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238769A JPH0983323A (ja) | 1995-09-18 | 1995-09-18 | キャパシタカップリング式静電放電防護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238769A JPH0983323A (ja) | 1995-09-18 | 1995-09-18 | キャパシタカップリング式静電放電防護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983323A true JPH0983323A (ja) | 1997-03-28 |
Family
ID=17035003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238769A Pending JPH0983323A (ja) | 1995-09-18 | 1995-09-18 | キャパシタカップリング式静電放電防護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983323A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008196885A (ja) * | 2007-02-09 | 2008-08-28 | Nec Electronics Corp | 半導体装置およびそのテスト方法 |
| JP2011040521A (ja) * | 2009-08-10 | 2011-02-24 | Asahi Kasei Electronics Co Ltd | 保護回路 |
| KR101043238B1 (ko) * | 2009-11-25 | 2011-06-30 | 주식회사 바우압텍 | 고전압용 정전기 방전 보호 소자 |
| JP2014107760A (ja) * | 2012-11-28 | 2014-06-09 | Toshiba Corp | 半導体装置 |
| CN104505816A (zh) * | 2014-12-04 | 2015-04-08 | 中山大学 | 一种适于rfid的esd保护电路及rfid芯片 |
-
1995
- 1995-09-18 JP JP7238769A patent/JPH0983323A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008196885A (ja) * | 2007-02-09 | 2008-08-28 | Nec Electronics Corp | 半導体装置およびそのテスト方法 |
| JP2011040521A (ja) * | 2009-08-10 | 2011-02-24 | Asahi Kasei Electronics Co Ltd | 保護回路 |
| KR101043238B1 (ko) * | 2009-11-25 | 2011-06-30 | 주식회사 바우압텍 | 고전압용 정전기 방전 보호 소자 |
| JP2014107760A (ja) * | 2012-11-28 | 2014-06-09 | Toshiba Corp | 半導体装置 |
| CN104505816A (zh) * | 2014-12-04 | 2015-04-08 | 中山大学 | 一种适于rfid的esd保护电路及rfid芯片 |
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