JP2815565B2 - ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 - Google Patents
ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は取り扱いなどにより
引き起こされる静電気放電（ＥＳＤ）から生ずる望まし
くない高電圧スパイクからパッケージされた内部の集積
回路（ＩＣ）を保護するために相補式ゲート結合低電圧
トリガーＳＣＲデバイスを有するＣＭＯＳオンチップＥ
ＳＤ保護回路に関する。特に本発明はＥＳＤストレスの
４つのモードに対して内部回路を保護する。
引き起こされる静電気放電（ＥＳＤ）から生ずる望まし
くない高電圧スパイクからパッケージされた内部の集積
回路（ＩＣ）を保護するために相補式ゲート結合低電圧
トリガーＳＣＲデバイスを有するＣＭＯＳオンチップＥ
ＳＤ保護回路に関する。特に本発明はＥＳＤストレスの
４つのモードに対して内部回路を保護する。
【０００２】
【従来の技術】金属酸化物半導体（ＭＯＳ）ＩＣチップ
を人間が取り扱うこと又は他の原因による静電気的な放
電（ＥＳＤ）はＩＣチップに恒久的な損傷を与える。し
ばしばＭＯＳ電界効果トランジスタの基板からゲート電
極を隔離する薄酸化物層はそれを亘って印加される電圧
スパイクにより修復不能に破壊される。電圧スパイク又
はＥＳＤはしばしばゲートに印加される。何故ならばゲ
ート電極はＩＣチップの外部端子又はピンに接続される
からである。外部端子は入力又は出力パッド上に形成さ
れる。過剰な静電気放電からのそのような損傷を防止す
るためには保護デバイスがしばしばパッドと内部回路と
の間に接続される。
を人間が取り扱うこと又は他の原因による静電気的な放
電（ＥＳＤ）はＩＣチップに恒久的な損傷を与える。し
ばしばＭＯＳ電界効果トランジスタの基板からゲート電
極を隔離する薄酸化物層はそれを亘って印加される電圧
スパイクにより修復不能に破壊される。電圧スパイク又
はＥＳＤはしばしばゲートに印加される。何故ならばゲ
ート電極はＩＣチップの外部端子又はピンに接続される
からである。外部端子は入力又は出力パッド上に形成さ
れる。過剰な静電気放電からのそのような損傷を防止す
るためには保護デバイスがしばしばパッドと内部回路と
の間に接続される。
【０００３】ＣＭＯＳ技術はサブミクロン領域内にスケ
ールダウンされるのでより薄いゲート酸化物、より短い
チャンネル長、より浅いソース／ドレイン接合、ＬＤＤ
（軽度にドープされたドレイン）構造、珪化拡散のよう
なプロセス及び構造はサブミクロンＣＭＯＳ ＩＣのＥ
ＳＤに対するロバストさを顕著に低下させる。短チャン
ネル薄酸化物ＭＯＳデバイスのようなサブミクロンＣＭ
ＯＳデバイスは極度にＥＳＤ損傷を被りやすい。故にＥ
ＳＤ保護はサブミクロンＣＭＯＳ ＩＣの信頼性に関し
て最も重要な要素の一つとなっている。以下の２つの参
考文献はサブミクロンＣＭＯＳ ＩＣの低下されたＥＳ
Ｄロバストさを記載している： 〔１〕 C.Duvvury,A.Amerasekera 等による論文,"ESD:
A Pervasive Reliability Concern for IC Technologie
s",Proc.of IEEE,vol.81,no.5,pp.690-702,May1993; 〔２〕 A.Amerasekera,C.Duvvury 等による論文,"The
lmpact of TechnologyScaling on ESD Robustness and
Protection Circuit Design",1994 EOS/ESD Symp.Pro
c.,EOS-16,pp.237-245.これらはここに参考として引用
する。
ールダウンされるのでより薄いゲート酸化物、より短い
チャンネル長、より浅いソース／ドレイン接合、ＬＤＤ
（軽度にドープされたドレイン）構造、珪化拡散のよう
なプロセス及び構造はサブミクロンＣＭＯＳ ＩＣのＥ
ＳＤに対するロバストさを顕著に低下させる。短チャン
ネル薄酸化物ＭＯＳデバイスのようなサブミクロンＣＭ
ＯＳデバイスは極度にＥＳＤ損傷を被りやすい。故にＥ
ＳＤ保護はサブミクロンＣＭＯＳ ＩＣの信頼性に関し
て最も重要な要素の一つとなっている。以下の２つの参
考文献はサブミクロンＣＭＯＳ ＩＣの低下されたＥＳ
Ｄロバストさを記載している： 〔１〕 C.Duvvury,A.Amerasekera 等による論文,"ESD:
A Pervasive Reliability Concern for IC Technologie
s",Proc.of IEEE,vol.81,no.5,pp.690-702,May1993; 〔２〕 A.Amerasekera,C.Duvvury 等による論文,"The
lmpact of TechnologyScaling on ESD Robustness and
Protection Circuit Design",1994 EOS/ESD Symp.Pro
c.,EOS-16,pp.237-245.これらはここに参考として引用
する。
【０００４】ＣＭＯＳオンチップＥＳＤ保護回路のＥＳ
Ｄ保護能力を向上するために３つの方法が提案されてい
る。第一の方法はＣＭＯＳ ＥＳＤ保護ＩＣチップを作
るプロセス中にＥＳＤインプラントのマスクを付加する
ことである。ＥＳＤインプラントの付加的なマスクはＩ
Ｃチップ上のよりロバストな入力／出力デバイスを提供
する。しかしながらＥＳＤインプラントの付加的なマス
クはチップ製造のコストを増加する。この第一の方法は
以下の文献に記載されている： 〔３〕 S.Daniel,G.Krieger等による論文,"Process an
d Design Optimization for Advanced CMOS I/O ESD Pr
otection Devices",1990 EOS/ESD Symp.Proc.,EOS-12,p
p.206-213; 〔４〕 C.Diaz,T.Kopley,, P.Marcoux 等による論文,"
Building-in ESD/EOSReliability for Sub-halfmicron
CMOS Processes",Proc.of IRPS,1995,pp.276-283;and 〔５〕 Chen-Chiu Hsueによる1995年４月16日発行の米
国特許第 5,416,036号"Method of Improvement ESD for
LDD Process"これらはここで参考として引用する。
Ｄ保護能力を向上するために３つの方法が提案されてい
る。第一の方法はＣＭＯＳ ＥＳＤ保護ＩＣチップを作
るプロセス中にＥＳＤインプラントのマスクを付加する
ことである。ＥＳＤインプラントの付加的なマスクはＩ
Ｃチップ上のよりロバストな入力／出力デバイスを提供
する。しかしながらＥＳＤインプラントの付加的なマス
クはチップ製造のコストを増加する。この第一の方法は
以下の文献に記載されている： 〔３〕 S.Daniel,G.Krieger等による論文,"Process an
d Design Optimization for Advanced CMOS I/O ESD Pr
otection Devices",1990 EOS/ESD Symp.Proc.,EOS-12,p
p.206-213; 〔４〕 C.Diaz,T.Kopley,, P.Marcoux 等による論文,"
Building-in ESD/EOSReliability for Sub-halfmicron
CMOS Processes",Proc.of IRPS,1995,pp.276-283;and 〔５〕 Chen-Chiu Hsueによる1995年４月16日発行の米
国特許第 5,416,036号"Method of Improvement ESD for
LDD Process"これらはここで参考として引用する。
【０００５】ＩＣチップのＥＳＤ保護を改善する第二の
方法は出力ＮＭＯＳデバイスの複数の路の中で均一な電
力分配を達成するゲート結合技術を用いることである。
このゲート結合技術は以下の文献に記載されるようなサ
ブミクロンＣＭＯＳでのＥＳＤ信頼性を向上することが
報告されている： 〔６〕 C.Duvvury,C.Diaz等による論文"Dynamic Gate
Coupling NMOS for Effcient Output ESD Protection",
Proc.of IRPS,1992,pp.141-150; 〔７〕 C.Duvvury,C.Diaz, T.Haddock 等による論文,"
Achieving Uniform NMOS Device Power Distribution f
or Submicron ESD Reliability",1992 Tech.Dig.of IED
M,pp.131-134; 〔８〕 S.Ramaswamy,C.Duvvury,S.M.Kang等による論
文"EOS/ESD Reliabilityof Deep Sub-Micron NMOS Prot
ection Devices",Proc.of IRPS,1995,pp.284-291.これ
らはここで参考として引用する。
方法は出力ＮＭＯＳデバイスの複数の路の中で均一な電
力分配を達成するゲート結合技術を用いることである。
このゲート結合技術は以下の文献に記載されるようなサ
ブミクロンＣＭＯＳでのＥＳＤ信頼性を向上することが
報告されている： 〔６〕 C.Duvvury,C.Diaz等による論文"Dynamic Gate
Coupling NMOS for Effcient Output ESD Protection",
Proc.of IRPS,1992,pp.141-150; 〔７〕 C.Duvvury,C.Diaz, T.Haddock 等による論文,"
Achieving Uniform NMOS Device Power Distribution f
or Submicron ESD Reliability",1992 Tech.Dig.of IED
M,pp.131-134; 〔８〕 S.Ramaswamy,C.Duvvury,S.M.Kang等による論
文"EOS/ESD Reliabilityof Deep Sub-Micron NMOS Prot
ection Devices",Proc.of IRPS,1995,pp.284-291.これ
らはここで参考として引用する。
【０００６】しかしながらＥＳＤ電圧を放電するために
用いられるデバイスのゲートに対するＥＳＤ過渡電圧を
結合するために用いられる電界（ｆｉｅｌｄ）酸化又は
薄酸化デバイスはこれらのゲート結合ＥＳＤ内で付加的
なレイアウト領域を占有する。第三の方法はサブミクロ
ンＣＭＯＳ ＩＣを保護するためにＬＶＴＳＣＲ（Ｌｏ
ｗ−Ｖｏｔａｇｅ Ｔｒｉｇｇｅｒ Ｌａｔｅｒａｌ
Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆ
ｉｅｒ）デバイスを用いることである。ＬＶＴＳＣＲデ
バイスはＥＳＤストレスをバイパスするためにＣＭＯＳ
ＩＣ内で第一のＥＳＤ保護素子として用いられる。Ｌ
ＶＴＳＣＲデバイスは他の従来技術のＥＳＤ保護デバイ
スと比べて小さなレイアウト領域内で高いＥＳＤストレ
スに耐える。ＥＳＤ保護を提供するためにＬＶＴＳＣＲ
デバイスを用いることは以下の文献に記載される：
用いられるデバイスのゲートに対するＥＳＤ過渡電圧を
結合するために用いられる電界（ｆｉｅｌｄ）酸化又は
薄酸化デバイスはこれらのゲート結合ＥＳＤ内で付加的
なレイアウト領域を占有する。第三の方法はサブミクロ
ンＣＭＯＳ ＩＣを保護するためにＬＶＴＳＣＲ（Ｌｏ
ｗ−Ｖｏｔａｇｅ Ｔｒｉｇｇｅｒ Ｌａｔｅｒａｌ
Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆ
ｉｅｒ）デバイスを用いることである。ＬＶＴＳＣＲデ
バイスはＥＳＤストレスをバイパスするためにＣＭＯＳ
ＩＣ内で第一のＥＳＤ保護素子として用いられる。Ｌ
ＶＴＳＣＲデバイスは他の従来技術のＥＳＤ保護デバイ
スと比べて小さなレイアウト領域内で高いＥＳＤストレ
スに耐える。ＥＳＤ保護を提供するためにＬＶＴＳＣＲ
デバイスを用いることは以下の文献に記載される：
〔９〕 A.Chatterjee,T.Polgreen 等による論文"A Low
-Voltage TriggeringSCR For On-Chip ESD Protection
at Output and Input Pads",IEEE Electron Device Let
ters,vol.12,no.1,pp.21-22,Jan 1991; 〔10〕 M.-D.Ker,C.-Y.Wu等による論文"Complementary
-LVTSCR ESD Protection Scheme for Submicron CMOS I
C's",Proc. of IEEE International Symposiumon Circu
its and Systems,1995,pp.833-836; 〔11〕 C.Diaz,G.Motley 等による論文"Bi-modal Trig
gering for LVTSCR ESD Protection Devices",1994 EOS
/ESD Symp.Proc.,EOS-16,pp.106-112; 〔12〕1995年４月21日発行のL.S.Metz,G.Motley,G.Riec
k 等による米国特許第5,400,202 号"Electrostatic Dis
charge Protection Circuit for Integrated Circuit
s,"これらはここで参考として引用する。
-Voltage TriggeringSCR For On-Chip ESD Protection
at Output and Input Pads",IEEE Electron Device Let
ters,vol.12,no.1,pp.21-22,Jan 1991; 〔10〕 M.-D.Ker,C.-Y.Wu等による論文"Complementary
-LVTSCR ESD Protection Scheme for Submicron CMOS I
C's",Proc. of IEEE International Symposiumon Circu
its and Systems,1995,pp.833-836; 〔11〕 C.Diaz,G.Motley 等による論文"Bi-modal Trig
gering for LVTSCR ESD Protection Devices",1994 EOS
/ESD Symp.Proc.,EOS-16,pp.106-112; 〔12〕1995年４月21日発行のL.S.Metz,G.Motley,G.Riec
k 等による米国特許第5,400,202 号"Electrostatic Dis
charge Protection Circuit for Integrated Circuit
s,"これらはここで参考として引用する。
【０００７】ピンでのＥＳＤ電圧はＶＤＤ及びＶＳＳ
（接地）ピン又はバスに関して正又は負の極性を有する
故に各入出力ピンで４つの異なるＥＳＤストレスモード
がある： （１）ＰＳモード： ＶＤＤピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＳＳピンに関して正のＥ
ＳＤ電圧であるピンでのＥＳＤストレス； （２）ＮＳモード： ＶＤＤピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＳＳピンに関して負のＥ
ＳＤ電圧であるピンでのＥＳＤストレス； （３）ＰＤモード： ＶＳＳピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＤＤピンに関して正のＥ
ＳＤ電圧であるピンでのＥＳＤストレス； （４）ＮＤモード： ＶＳＳピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＤＤピンに関して負のＥ
ＳＤ電圧であるピンでのＥＳＤストレス；これらのＥＳ
Ｄ電圧及び電流はＣＭＯＳ ＩＣの入力段又は出力バッ
ファ内のＮＭＯＳ及びＰＭＯＳデバイスの両方を損傷す
る。
（接地）ピン又はバスに関して正又は負の極性を有する
故に各入出力ピンで４つの異なるＥＳＤストレスモード
がある： （１）ＰＳモード： ＶＤＤピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＳＳピンに関して正のＥ
ＳＤ電圧であるピンでのＥＳＤストレス； （２）ＮＳモード： ＶＤＤピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＳＳピンに関して負のＥ
ＳＤ電圧であるピンでのＥＳＤストレス； （３）ＰＤモード： ＶＳＳピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＤＤピンに関して正のＥ
ＳＤ電圧であるピンでのＥＳＤストレス； （４）ＮＤモード： ＶＳＳピンが浮遊状態の時に
ＥＳＤストレスが接地されたＶＤＤピンに関して負のＥ
ＳＤ電圧であるピンでのＥＳＤストレス；これらのＥＳ
Ｄ電圧及び電流はＣＭＯＳ ＩＣの入力段又は出力バッ
ファ内のＮＭＯＳ及びＰＭＯＳデバイスの両方を損傷す
る。
【０００８】図１は従来技術のＥＳＤ保護ＣＭＯＳデバ
イス１００を示す。第一のＥＳＤ保護素子１１０及びゲ
ート接地されたＮＭＯＳデバイスＮａは入力パッド１２
０とＣＭＯＳ入力段１３０との間に接続される。第一の
ＥＳＤ保護素子１１０はＬＶＴＳＣＲである。ゲート接
地されたＮＭＯＳデバイスＮａはＣＭＯＳ入力段１３０
に対する第二のＥＳＤ保護を提供する。
イス１００を示す。第一のＥＳＤ保護素子１１０及びゲ
ート接地されたＮＭＯＳデバイスＮａは入力パッド１２
０とＣＭＯＳ入力段１３０との間に接続される。第一の
ＥＳＤ保護素子１１０はＬＶＴＳＣＲである。ゲート接
地されたＮＭＯＳデバイスＮａはＣＭＯＳ入力段１３０
に対する第二のＥＳＤ保護を提供する。
【０００９】説明のために入力段１３０は薄酸化ＰＭＯ
ＳデバイスＰ0 と薄酸化ＮＭＯＳデバイスＮ0 とを含
む。ＰＭＯＳデバイスＰ0 のソース及びバルク（即ち基
板）はＶＤＤバスに接続され、そのドレインはＮＭＯＳ
デバイスＮ0 のドレインに接続される。ＮＭＯＳデバイ
スＮ0 のソース及びバルクはＶＳＳバスに接続され、そ
れは通常接地される。ＰＭＯＳ及びＮＭＯＳデバイスＰ
0 ．Ｎ0 のゲートは入力段１３０の入力１４０を形成す
るように共に接続される。この入力１４０は抵抗Ｒを介
してパッド１２０に接続される。即ち抵抗Ｒはパッド１
２０の出力１５０と入力段１３０の入力１４０との間に
接続される。
ＳデバイスＰ0 と薄酸化ＮＭＯＳデバイスＮ0 とを含
む。ＰＭＯＳデバイスＰ0 のソース及びバルク（即ち基
板）はＶＤＤバスに接続され、そのドレインはＮＭＯＳ
デバイスＮ0 のドレインに接続される。ＮＭＯＳデバイ
スＮ0 のソース及びバルクはＶＳＳバスに接続され、そ
れは通常接地される。ＰＭＯＳ及びＮＭＯＳデバイスＰ
0 ．Ｎ0 のゲートは入力段１３０の入力１４０を形成す
るように共に接続される。この入力１４０は抵抗Ｒを介
してパッド１２０に接続される。即ち抵抗Ｒはパッド１
２０の出力１５０と入力段１３０の入力１４０との間に
接続される。
【００１０】入力段１３０の出力１６０はＰＭＯＳ及び
ＮＭＯＳデバイスＰ0 ，Ｎ0 の共通ドレイン接続により
形成される。入力段の出力１６０はＣＭＯＳ ＩＣチッ
プの内部回路１６５に接続される。入力段１３０の入力
１４０に印加される信号に依存して入力段１３０の出力
１６０はＶＤＤにプルアップされるか又はＶＳＳにプル
ダウンされる。
ＮＭＯＳデバイスＰ0 ，Ｎ0 の共通ドレイン接続により
形成される。入力段の出力１６０はＣＭＯＳ ＩＣチッ
プの内部回路１６５に接続される。入力段１３０の入力
１４０に印加される信号に依存して入力段１３０の出力
１６０はＶＤＤにプルアップされるか又はＶＳＳにプル
ダウンされる。
【００１１】第一のＥＳＤ保護素子１１０はパッド１２
０の出力１５０に接続される一の端子を有する。第一の
ＥＳＤ保護素子１１０の他の端子は接地される。ゲート
接地されたＮＭＯＳデバイスＮａは、第二のＥＳＤ保護
を提供するが、入力段１３０の入力１４０に接続される
ドレインを有する。ＮＭＯＳデバイスＮａのゲート、ソ
ース、基板は接地される。
０の出力１５０に接続される一の端子を有する。第一の
ＥＳＤ保護素子１１０の他の端子は接地される。ゲート
接地されたＮＭＯＳデバイスＮａは、第二のＥＳＤ保護
を提供するが、入力段１３０の入力１４０に接続される
ドレインを有する。ＮＭＯＳデバイスＮａのゲート、ソ
ース、基板は接地される。
【００１２】ゲート接地されたＮＭＯＳデバイスＮａは
入力段１３０のゲート酸化物を保護するために従来のＣ
ＭＯＳ技術を用いる。入力段１３０の入力１４０に現れ
るＥＳＤ電圧はＮＭＯＳデバイスＮａのドレインスナッ
プバック降伏電圧（即ちドレインからソースへのスナッ
プバック降伏電圧）に等しい電圧にクランプされる。Ｎ
ＭＯＳデバイスＮａはそのドレインスナップバック降伏
電圧が入力段１３０のＣＭＯＳデバイスＰ0 ，Ｎ0 のゲ
ート酸化物降伏電圧より低い限りＥＳＤ保護を提供す
る。ＮＭＯＳデバイスＮａのより低いスナップバック降
伏電圧はＥＳＤ電圧の振幅がＣＭＯＳデバイスＰ0 ，Ｎ
0 のゲート酸化物降伏電圧に到達する前にそれがオン
し、ＣＭＯＳデバイスＰ0 ，Ｎ0 を保護することを許容
する。これはＣＭＯＳデバイスＰ0 ，Ｎ0 をＥＳＤ損傷
から保護する。
入力段１３０のゲート酸化物を保護するために従来のＣ
ＭＯＳ技術を用いる。入力段１３０の入力１４０に現れ
るＥＳＤ電圧はＮＭＯＳデバイスＮａのドレインスナッ
プバック降伏電圧（即ちドレインからソースへのスナッ
プバック降伏電圧）に等しい電圧にクランプされる。Ｎ
ＭＯＳデバイスＮａはそのドレインスナップバック降伏
電圧が入力段１３０のＣＭＯＳデバイスＰ0 ，Ｎ0 のゲ
ート酸化物降伏電圧より低い限りＥＳＤ保護を提供す
る。ＮＭＯＳデバイスＮａのより低いスナップバック降
伏電圧はＥＳＤ電圧の振幅がＣＭＯＳデバイスＰ0 ，Ｎ
0 のゲート酸化物降伏電圧に到達する前にそれがオン
し、ＣＭＯＳデバイスＰ0 ，Ｎ0 を保護することを許容
する。これはＣＭＯＳデバイスＰ0 ，Ｎ0 をＥＳＤ損傷
から保護する。
【００１３】しかしながらＰ0 ，Ｎ0 のゲート酸化物降
伏電圧とＮａのドレインスナップバック降伏電圧との間
の差は厚い（ｄｅｅｐ）サブミクロンＣＭＯＳ技術でま
た減少される。例えば０．８μｍ５ボルトＣＭＯＳ技術
でのゲート酸化物厚さは１８０オングストロームである
が、０．５μｍ３ボルトＣＭＯＳ技術ではわずか９０オ
ングストロームである。より薄いゲート酸化物はＥＳＤ
ストレスに対してより敏感であり、斯くしてより効果的
なＥＳＤ保護が要求される。Ｐ0 ，Ｎ0 デバイスのゲー
ト酸化物の厚さがそれらのゲート酸化物降伏電圧がＮａ
のドレインスナップバック降伏電圧より低いように減少
されるときにＰ0 ，Ｎ0 のより薄いゲート酸化物は入力
１４０でのＥＳＤ電圧により破壊される。これは第二の
保護ＮＭＯＳデバイスＮａがＰ0 ，Ｎ0 デバイスのゲー
ト酸化物の降伏の前にＥＳＤ保護を提供するようオンし
ないために生ずる。
伏電圧とＮａのドレインスナップバック降伏電圧との間
の差は厚い（ｄｅｅｐ）サブミクロンＣＭＯＳ技術でま
た減少される。例えば０．８μｍ５ボルトＣＭＯＳ技術
でのゲート酸化物厚さは１８０オングストロームである
が、０．５μｍ３ボルトＣＭＯＳ技術ではわずか９０オ
ングストロームである。より薄いゲート酸化物はＥＳＤ
ストレスに対してより敏感であり、斯くしてより効果的
なＥＳＤ保護が要求される。Ｐ0 ，Ｎ0 デバイスのゲー
ト酸化物の厚さがそれらのゲート酸化物降伏電圧がＮａ
のドレインスナップバック降伏電圧より低いように減少
されるときにＰ0 ，Ｎ0 のより薄いゲート酸化物は入力
１４０でのＥＳＤ電圧により破壊される。これは第二の
保護ＮＭＯＳデバイスＮａがＰ0 ，Ｎ0 デバイスのゲー
ト酸化物の降伏の前にＥＳＤ保護を提供するようオンし
ないために生ずる。
【００１４】図２は相補式ＬＶＴＳＣＲデバイスを用い
た従来技術の他のＥＳＤ保護回路２００を示す。ＥＳＤ
保護回路２００はパッド１２０と入力段１３０との間に
接続される。ＥＳＤ保護回路２００はＰＭＯＳトリガー
されたＰＬＶＳＣＲとＮＭＯＳトリガーされたＮＬＶＴ
ＳＣＲを有する。ＰＬＶＴＳＣＲデバイスは入力段１３
０の入力１４０とＶＤＤとの間に接続される。ＮＬＶＴ
ＳＣＲデバイスは入力段１３０の入力１４０と接地され
たＶＳＳとの間に接続される。
た従来技術の他のＥＳＤ保護回路２００を示す。ＥＳＤ
保護回路２００はパッド１２０と入力段１３０との間に
接続される。ＥＳＤ保護回路２００はＰＭＯＳトリガー
されたＰＬＶＳＣＲとＮＭＯＳトリガーされたＮＬＶＴ
ＳＣＲを有する。ＰＬＶＴＳＣＲデバイスは入力段１３
０の入力１４０とＶＤＤとの間に接続される。ＮＬＶＴ
ＳＣＲデバイスは入力段１３０の入力１４０と接地され
たＶＳＳとの間に接続される。
【００１５】ＰＬＶＴＳＣＲデバイスは２つのバイポー
ラ接合トランジスタ（ＢＪＴ）Ｑ１’，Ｑ２’及び短チ
ャンネル薄酸化物ＰＭＯＳデバイスＰ１’を有する。２
つのＢＪＴ Ｑ１’、Ｑ２’は側方ＳＣＲ１’デバイス
を形成し、一方で薄酸化物ＰＭＯＳデバイスＰ１’はラ
テラルＳＣＲ１’デバイスのトリガー電圧を低下する。
ラ接合トランジスタ（ＢＪＴ）Ｑ１’，Ｑ２’及び短チ
ャンネル薄酸化物ＰＭＯＳデバイスＰ１’を有する。２
つのＢＪＴ Ｑ１’、Ｑ２’は側方ＳＣＲ１’デバイス
を形成し、一方で薄酸化物ＰＭＯＳデバイスＰ１’はラ
テラルＳＣＲ１’デバイスのトリガー電圧を低下する。
【００１６】Ｑ１’はＶＤＤにエミッタ接続を有するＰ
ＮＰ ＢＪＴである。Ｑ２’は抵抗Ｒｗ１’を介してＶ
ＤＤにコレクタ接続を有するＰＮＰ ＢＪＴである。Ｑ
１’のコレクタは抵抗Ｒｓｕｂ１’を介してＶＳＳ（即
ち接地）に接続される。Ｑ２’のエミッタは抵抗Ｒｗ
２’を介して入力段１３０の入力１４０に接続される。
Ｐ１’はＶＤＤに接続されるソースとゲートを有する短
チャンネル薄酸化物ＰＭＯＳデバイスである。Ｐ１’の
ドレインとＱ２’のベースはＱ１’のコレクタに接続さ
れる。Ｐ１’のバルクとＱ１’のベースはＱ２’のコレ
クタに接続される。Ｑ２’のベースとエミッタとの間の
ＰＮ接合は寄生ダイオードＤ１’を形成する。ダイオー
ドＤ１’の陽極はＱ２’のベースであり、Ｄ１’の陰極
はＱ２’のエミッタである。
ＮＰ ＢＪＴである。Ｑ２’は抵抗Ｒｗ１’を介してＶ
ＤＤにコレクタ接続を有するＰＮＰ ＢＪＴである。Ｑ
１’のコレクタは抵抗Ｒｓｕｂ１’を介してＶＳＳ（即
ち接地）に接続される。Ｑ２’のエミッタは抵抗Ｒｗ
２’を介して入力段１３０の入力１４０に接続される。
Ｐ１’はＶＤＤに接続されるソースとゲートを有する短
チャンネル薄酸化物ＰＭＯＳデバイスである。Ｐ１’の
ドレインとＱ２’のベースはＱ１’のコレクタに接続さ
れる。Ｐ１’のバルクとＱ１’のベースはＱ２’のコレ
クタに接続される。Ｑ２’のベースとエミッタとの間の
ＰＮ接合は寄生ダイオードＤ１’を形成する。ダイオー
ドＤ１’の陽極はＱ２’のベースであり、Ｄ１’の陰極
はＱ２’のエミッタである。
【００１７】ＮＬＶＴＳＣＲデバイスはまた２つのＢＪ
Ｔ Ｑ３’，Ｑ４’及び短チャンネル薄酸化物ＮＭＯＳ
デバイスＮ１’を有する。２つのＢＪＴ Ｑ３’、Ｑ
４’はラテラルＳＣＲ２’デバイスを形成し、一方で薄
酸化物ＮＭＯＳデバイスＮ１’はラテラルＳＣＲ２’デ
バイスのトリガー電圧を低下する。Ｑ３’は入力段１３
０の入力１４０に接続されるエミッタを有するＰＮＰ
ＢＪＴである。Ｑ３’のコレクタは抵抗Ｒｓｕｂ２’を
介してＶＳＳ（即ち接地）に接続される。Ｑ４’は抵抗
Ｒｗ３’を介してＶＤＤにコレクタ接続を有するＮＰＮ
ＢＪＴである。Ｑ４’のエミッタは抵抗Ｒｗ４’を介
してＶＳＳに接続される。
Ｔ Ｑ３’，Ｑ４’及び短チャンネル薄酸化物ＮＭＯＳ
デバイスＮ１’を有する。２つのＢＪＴ Ｑ３’、Ｑ
４’はラテラルＳＣＲ２’デバイスを形成し、一方で薄
酸化物ＮＭＯＳデバイスＮ１’はラテラルＳＣＲ２’デ
バイスのトリガー電圧を低下する。Ｑ３’は入力段１３
０の入力１４０に接続されるエミッタを有するＰＮＰ
ＢＪＴである。Ｑ３’のコレクタは抵抗Ｒｓｕｂ２’を
介してＶＳＳ（即ち接地）に接続される。Ｑ４’は抵抗
Ｒｗ３’を介してＶＤＤにコレクタ接続を有するＮＰＮ
ＢＪＴである。Ｑ４’のエミッタは抵抗Ｒｗ４’を介
してＶＳＳに接続される。
【００１８】Ｎ１’はＶＳＳに接続されるゲートを有す
る短チャンネル薄酸化物ＮＭＯＳデバイスである。Ｎ
１’のソースとＱ４’のエミッタは接続される。Ｎ１’
のドレインとＱ３’のベースはＱ４’のコレクタに接続
される。Ｎ１’のバルクとＱ４’のベースはＱ３’のコ
レクタに接続される。Ｑ３’のベースとエミッタとの間
のＰＮ接合は寄生ダイオードＤ２’を形成する。ダイオ
ードＤ２’の陽極はＱ３’のエミッタであり、Ｄ２’の
陰極はＱ２’のベースである。
る短チャンネル薄酸化物ＮＭＯＳデバイスである。Ｎ
１’のソースとＱ４’のエミッタは接続される。Ｎ１’
のドレインとＱ３’のベースはＱ４’のコレクタに接続
される。Ｎ１’のバルクとＱ４’のベースはＱ３’のコ
レクタに接続される。Ｑ３’のベースとエミッタとの間
のＰＮ接合は寄生ダイオードＤ２’を形成する。ダイオ
ードＤ２’の陽極はＱ３’のエミッタであり、Ｄ２’の
陰極はＱ２’のベースである。
【００１９】回路２００は改善されたＥＳＤ保護を提供
するが、それは厚いサブミクロンＣＭＯＳ技術でより薄
いゲート酸化物デバイスを保護する能力はない。ＰＬＶ
ＴＳＣＲとＮＬＶＴＳＣＲデバイスのトリガー電圧はそ
れぞれＰ１’とＮ１’のスナップバック降伏電圧と等し
い故に厚いサブミクロンＣＭＯＳ ＩＣで入力段１３０
のより薄いゲート酸化物はＥＳＤ電流をバイパスするた
めにＰＬＶＴＳＣＲとＮＬＶＴＳＣＲデバイスをオンす
る前に破壊される。
するが、それは厚いサブミクロンＣＭＯＳ技術でより薄
いゲート酸化物デバイスを保護する能力はない。ＰＬＶ
ＴＳＣＲとＮＬＶＴＳＣＲデバイスのトリガー電圧はそ
れぞれＰ１’とＮ１’のスナップバック降伏電圧と等し
い故に厚いサブミクロンＣＭＯＳ ＩＣで入力段１３０
のより薄いゲート酸化物はＥＳＤ電流をバイパスするた
めにＰＬＶＴＳＣＲとＮＬＶＴＳＣＲデバイスをオンす
る前に破壊される。
【００２０】
【発明が解決しようとする課題】上記の観点から本発明
の目的は従来技術のＥＳＤ保護回路の欠点を克服するＣ
ＭＯＳオンチップＥＳＤ保護回路を提供することにあ
る。特に本発明の目的は薄酸化物サブミクロンＣＭＯＳ
デバイスの保護の可能なＣＭＯＳオンチップＥＳＤ保護
回路を提供することにある。
の目的は従来技術のＥＳＤ保護回路の欠点を克服するＣ
ＭＯＳオンチップＥＳＤ保護回路を提供することにあ
る。特に本発明の目的は薄酸化物サブミクロンＣＭＯＳ
デバイスの保護の可能なＣＭＯＳオンチップＥＳＤ保護
回路を提供することにある。
【００２１】本発明の他の目的は付加的なＥＳＤインプ
ラントマスクを付加することなしに厚いサブミクロンＣ
ＭＯＳ ＩＣのより薄いゲート酸化物の保護の可能なロ
バストなＣＭＯＳオンチップＥＳＤ保護回路を提供する
ことにある。本発明の更に他の目的はラテラルＳＣＲの
オン電圧を挿入された短チャンネルＮＭＯＳ又はＰＭＯ
Ｓデバイスのスナップバック降伏より低い電圧レベルに
低下することである。
ラントマスクを付加することなしに厚いサブミクロンＣ
ＭＯＳ ＩＣのより薄いゲート酸化物の保護の可能なロ
バストなＣＭＯＳオンチップＥＳＤ保護回路を提供する
ことにある。本発明の更に他の目的はラテラルＳＣＲの
オン電圧を挿入された短チャンネルＮＭＯＳ又はＰＭＯ
Ｓデバイスのスナップバック降伏より低い電圧レベルに
低下することである。
【００２２】本発明の他の目的はＥＳＤ保護回路に対し
て必要なレイアウト領域を減少し、斯くしてＩＣチップ
の大きさとコストを減少し、パッキング密度を増加する
ことである。本発明の更なる目的は信頼性の維持、内部
回路の動作速度のような保護されるべき内部回路の動作
に有害に影響することなしにそのようなＥＳＤ保護を提
供することである。他の目的は保護されるべき内部回路
に対して供給される入力信号上で電圧クランプ効果を提
供することである。
て必要なレイアウト領域を減少し、斯くしてＩＣチップ
の大きさとコストを減少し、パッキング密度を増加する
ことである。本発明の更なる目的は信頼性の維持、内部
回路の動作速度のような保護されるべき内部回路の動作
に有害に影響することなしにそのようなＥＳＤ保護を提
供することである。他の目的は保護されるべき内部回路
に対して供給される入力信号上で電圧クランプ効果を提
供することである。
【００２３】
【課題を解決するための手段】これらの及び他の目的は
本発明により達成される。一実施例によれば、ＣＭＯＳ
ＥＳＤ保護回路は薄酸化物サブミクロンＣＭＯＳデバ
イスを保護するよう設けられる。説明のために本発明の
ＣＭＯＳ ＥＳＤ保護回路はＮＤモードＥＳＤストレス
に対して保護するためにＶＤＤとパッドとの間に接続さ
れた第一の低電圧トリガーラテラルＳＣＲ（ＰＴＬＳＣ
Ｒ）からなる。第一の低電圧トリガーラテラルＳＣＲデ
バイスはＮＳモードＥＳＤストレスに対して保護するた
めに第一の寄生ダイオードＤ１を有する。ＰＴＬＳＣＲ
デバイスはそのトリガー電圧をＰＭＯＳデバイスＰ１の
スナップバック降伏電圧に低下するＰＭＯＳデバイスＰ
１を含む。例えばＰＭＯＳデバイスＰ１は短チャンネル
薄酸化物デバイスである。第一のコンデンサＣｐはパッ
ドとＰＴＬＳＣＲデバイスとの間に接続される。第一の
コンデンサＣｐはパッドからＰＴＬＳＣＲデバイスへの
過渡電圧を結合し、長チャンネル薄酸化物ＰＭＯＳデバ
イスＰ２と結合してＰＴＬＳＣＲデバイスのトリガー電
圧を短チャンネル薄酸化物ＰＭＯＳデバイスＰ１のスナ
ップバック降伏電圧以下に低下する。
本発明により達成される。一実施例によれば、ＣＭＯＳ
ＥＳＤ保護回路は薄酸化物サブミクロンＣＭＯＳデバ
イスを保護するよう設けられる。説明のために本発明の
ＣＭＯＳ ＥＳＤ保護回路はＮＤモードＥＳＤストレス
に対して保護するためにＶＤＤとパッドとの間に接続さ
れた第一の低電圧トリガーラテラルＳＣＲ（ＰＴＬＳＣ
Ｒ）からなる。第一の低電圧トリガーラテラルＳＣＲデ
バイスはＮＳモードＥＳＤストレスに対して保護するた
めに第一の寄生ダイオードＤ１を有する。ＰＴＬＳＣＲ
デバイスはそのトリガー電圧をＰＭＯＳデバイスＰ１の
スナップバック降伏電圧に低下するＰＭＯＳデバイスＰ
１を含む。例えばＰＭＯＳデバイスＰ１は短チャンネル
薄酸化物デバイスである。第一のコンデンサＣｐはパッ
ドとＰＴＬＳＣＲデバイスとの間に接続される。第一の
コンデンサＣｐはパッドからＰＴＬＳＣＲデバイスへの
過渡電圧を結合し、長チャンネル薄酸化物ＰＭＯＳデバ
イスＰ２と結合してＰＴＬＳＣＲデバイスのトリガー電
圧を短チャンネル薄酸化物ＰＭＯＳデバイスＰ１のスナ
ップバック降伏電圧以下に低下する。
【００２４】第二の低電圧トリガーラテラルＳＣＲデバ
イスＮＴＬＳＣＲはＰＳモードＥＳＤストレスに対して
保護するためにＶＳＳとパッドとの間に接続される。第
二の低電圧トリガーラテラルＳＣＲデバイスはＰＤモー
ドＥＳＤストレスに対して保護するために第二の寄生ダ
イオードＤ２を有する。ＮＴＬＳＣＲデバイスはそのト
リガー電圧をＮＭＯＳデバイスＮ１のスナップバック降
伏電圧に低下するＮＭＯＳデバイスＮ１を含む。例えば
ＮＭＯＳデバイスＮ１は短チャンネル薄酸化物デバイス
である。第二のコンデンサＣｎはパッドとＮＴＬＳＣＲ
デバイスとの間に接続される。第二のコンデンサＣｎは
パッドからＮＴＬＳＣＲデバイスへの過渡電圧を結合
し、長チャンネル薄酸化物ＮＭＯＳデバイスＮ２と結合
してＮＴＬＳＣＲデバイスのトリガー電圧を短チャンネ
ル薄酸化物ＮＭＯＳデバイスＮ１のスナップバック降伏
電圧以下に低下する。結合コンデンサＣｐ（Ｃｎ）はパ
ッドに対して結合された一つの端子を有する。結合コン
デンサＣｐ（Ｃｎ）の他の端子は短チャンネル薄酸化物
ＰＭＯＳデバイスＰ１（ＮＭＯＳ Ｎ１）デバイスのゲ
ートと長チャンネル薄酸化物ＰＭＯＳデバイスＰ２（Ｎ
ＭＯＳ Ｎ２）デバイスのドレインに接続される。
イスＮＴＬＳＣＲはＰＳモードＥＳＤストレスに対して
保護するためにＶＳＳとパッドとの間に接続される。第
二の低電圧トリガーラテラルＳＣＲデバイスはＰＤモー
ドＥＳＤストレスに対して保護するために第二の寄生ダ
イオードＤ２を有する。ＮＴＬＳＣＲデバイスはそのト
リガー電圧をＮＭＯＳデバイスＮ１のスナップバック降
伏電圧に低下するＮＭＯＳデバイスＮ１を含む。例えば
ＮＭＯＳデバイスＮ１は短チャンネル薄酸化物デバイス
である。第二のコンデンサＣｎはパッドとＮＴＬＳＣＲ
デバイスとの間に接続される。第二のコンデンサＣｎは
パッドからＮＴＬＳＣＲデバイスへの過渡電圧を結合
し、長チャンネル薄酸化物ＮＭＯＳデバイスＮ２と結合
してＮＴＬＳＣＲデバイスのトリガー電圧を短チャンネ
ル薄酸化物ＮＭＯＳデバイスＮ１のスナップバック降伏
電圧以下に低下する。結合コンデンサＣｐ（Ｃｎ）はパ
ッドに対して結合された一つの端子を有する。結合コン
デンサＣｐ（Ｃｎ）の他の端子は短チャンネル薄酸化物
ＰＭＯＳデバイスＰ１（ＮＭＯＳ Ｎ１）デバイスのゲ
ートと長チャンネル薄酸化物ＰＭＯＳデバイスＰ２（Ｎ
ＭＯＳ Ｎ２）デバイスのドレインに接続される。
【００２５】ＰＴＬＳＣＲ（ＮＴＬＳＣＲ）デバイスは
ＰＭＯＳ Ｐ１（ＮＭＯＳ Ｎ１）デバイスをラテラル
ＳＣＲ構造に挿入することにより形成される。短チャン
ネル薄酸化物ＰＭＯＳ Ｐ１（ＮＭＯＳ Ｎ１）デバイ
スはラテラルＳＣＲデバイスのオン電圧を短チャンネル
薄酸化物ＰＭＯＳ Ｐ１（ＮＭＯＳ Ｎ１）デバイスの
スナップバック降伏電圧へ低下する。
ＰＭＯＳ Ｐ１（ＮＭＯＳ Ｎ１）デバイスをラテラル
ＳＣＲ構造に挿入することにより形成される。短チャン
ネル薄酸化物ＰＭＯＳ Ｐ１（ＮＭＯＳ Ｎ１）デバイ
スはラテラルＳＣＲデバイスのオン電圧を短チャンネル
薄酸化物ＰＭＯＳ Ｐ１（ＮＭＯＳ Ｎ１）デバイスの
スナップバック降伏電圧へ低下する。
【００２６】ラテラルＳＣＲデバイスＰＴＬＳＣＲ（Ｎ
ＴＬＳＣＲ）のオン電圧は短チャンネル薄酸化物ＰＭＯ
Ｓ Ｐ１（ＮＭＯＳ Ｎ１）デバイスのスナップバック
降伏電圧に依存する。故に短チャンネル薄酸化物ＰＭＯ
Ｓ Ｐ１（ＮＭＯＳ Ｎ１）デバイスのスナップバック
降伏電圧を低下することによりラテラルＳＣＲデバイス
ＰＴＬＳＣＲ（ＮＴＬＳＣＲ）のオン電圧はかなり顕著
に低下される。
ＴＬＳＣＲ）のオン電圧は短チャンネル薄酸化物ＰＭＯ
Ｓ Ｐ１（ＮＭＯＳ Ｎ１）デバイスのスナップバック
降伏電圧に依存する。故に短チャンネル薄酸化物ＰＭＯ
Ｓ Ｐ１（ＮＭＯＳ Ｎ１）デバイスのスナップバック
降伏電圧を低下することによりラテラルＳＣＲデバイス
ＰＴＬＳＣＲ（ＮＴＬＳＣＲ）のオン電圧はかなり顕著
に低下される。
【００２７】効果的なＥＳＤ保護のためにＩＣチップの
内部回路のＭＯＳデバイスのゲート酸化物降伏電圧とラ
テラルＳＣＲデバイスＰＴＬＳＣＲ，ＮＴＬＳＣＲのオ
ン電圧との間の差は維持されねばならない。特にラテラ
ルＳＣＲデバイスＰＴＬＳＣＲ，ＮＴＬＳＣＲのオン電
圧は内部回路のＭＯＳデバイスのゲート酸化物降伏電圧
より低くなければならない。本発明の回路はラテラルＳ
ＣＲデバイスＰＴＬＳＣＲ，ＮＴＬＳＣＲのオン電圧を
低下することによりこの差を増加する。これは短チャン
ネル薄酸化物ＰＭＯＳ Ｐ１、ＮＭＯＳ Ｎ１デバイス
のスナップバック降伏電圧を低下することにより達成さ
れる。
内部回路のＭＯＳデバイスのゲート酸化物降伏電圧とラ
テラルＳＣＲデバイスＰＴＬＳＣＲ，ＮＴＬＳＣＲのオ
ン電圧との間の差は維持されねばならない。特にラテラ
ルＳＣＲデバイスＰＴＬＳＣＲ，ＮＴＬＳＣＲのオン電
圧は内部回路のＭＯＳデバイスのゲート酸化物降伏電圧
より低くなければならない。本発明の回路はラテラルＳ
ＣＲデバイスＰＴＬＳＣＲ，ＮＴＬＳＣＲのオン電圧を
低下することによりこの差を増加する。これは短チャン
ネル薄酸化物ＰＭＯＳ Ｐ１、ＮＭＯＳ Ｎ１デバイス
のスナップバック降伏電圧を低下することにより達成さ
れる。
【００２８】結合コンデンサＣｐ（Ｃｎ）はＥＳＤ過渡
電圧を短チャンネル薄酸化物ＰＭＯＳ Ｐ１（ＮＭＯＳ
Ｎ１）デバイスのゲートに結合する。これはラテラル
ＳＣＲデバイスＰＴＬＳＣＲ（ＮＴＬＳＣＲ）をバイパ
スＥＳＤ電流より速くオンする。ラテラルＳＣＲのオン
電圧は短チャンネル薄酸化物ＰＭＯＳ Ｐ１及びＮＭＯ
Ｓ Ｎ１デバイスのスナップバック降伏電圧より低い値
に低下される。斯くして厚いサブミクロンＣＭＯＳ Ｉ
Ｃ内の入力段のより薄いゲート酸化物はＥＳＤ損傷から
完全に保護される。
電圧を短チャンネル薄酸化物ＰＭＯＳ Ｐ１（ＮＭＯＳ
Ｎ１）デバイスのゲートに結合する。これはラテラル
ＳＣＲデバイスＰＴＬＳＣＲ（ＮＴＬＳＣＲ）をバイパ
スＥＳＤ電流より速くオンする。ラテラルＳＣＲのオン
電圧は短チャンネル薄酸化物ＰＭＯＳ Ｐ１及びＮＭＯ
Ｓ Ｎ１デバイスのスナップバック降伏電圧より低い値
に低下される。斯くして厚いサブミクロンＣＭＯＳ Ｉ
Ｃ内の入力段のより薄いゲート酸化物はＥＳＤ損傷から
完全に保護される。
【００２９】ＰＴＬＳＣＲ，ＮＴＬＳＣＲデバイス及び
寄生ダイオードＤ１，Ｄ２は付加的なＥＳＤインプラン
トマスクなしに完全にＥＳＤ保護を達成する一方で、シ
リコンレイアウト領域を最小限しか使用しない。ＥＳＤ
の４つのモード、ＰＳ，ＮＳ，ＰＤ，ＮＤはそれぞれＮ
ＴＬＳＣＲ，Ｄ１，Ｄ２，ＰＴＬＳＣＲデバイスにより
一対一に保護される。
寄生ダイオードＤ１，Ｄ２は付加的なＥＳＤインプラン
トマスクなしに完全にＥＳＤ保護を達成する一方で、シ
リコンレイアウト領域を最小限しか使用しない。ＥＳＤ
の４つのモード、ＰＳ，ＮＳ，ＰＤ，ＮＤはそれぞれＮ
ＴＬＳＣＲ，Ｄ１，Ｄ２，ＰＴＬＳＣＲデバイスにより
一対一に保護される。
【００３０】本発明の回路は高いＥＳＤ誤動作閾値を有
し、ロバストなＥＳＤ保護回路を提供し、斯くして大き
なＥＳＤに対してサブミクロンＣＭＯＳ ＩＣを保護す
る一方で小さなレイアウト領域しか占有しない。
し、ロバストなＥＳＤ保護回路を提供し、斯くして大き
なＥＳＤに対してサブミクロンＣＭＯＳ ＩＣを保護す
る一方で小さなレイアウト領域しか占有しない。
【００３１】
【発明の実施の形態】Ａ．本発明の回路の説明 図３は本発明の例示の実施例によるＥＳＤ保護回路３０
０の回路図を示す。本発明の回路は例えばＣＭＯＳ Ｉ
Ｃと共に集積されて形成され、入力段１３０に接続され
るＣＭＯＳ ＩＣの内部回路に対するＥＳＤ保護を提供
する。ＥＳＤ保護回路３００はＣＭＯＳ ＩＣのパッド
（入力又は出力パッド）１２０と入力段１３０（又は内
部回路）との間に接続される。入力段１３０は図１によ
り詳細が示される。
０の回路図を示す。本発明の回路は例えばＣＭＯＳ Ｉ
Ｃと共に集積されて形成され、入力段１３０に接続され
るＣＭＯＳ ＩＣの内部回路に対するＥＳＤ保護を提供
する。ＥＳＤ保護回路３００はＣＭＯＳ ＩＣのパッド
（入力又は出力パッド）１２０と入力段１３０（又は内
部回路）との間に接続される。入力段１３０は図１によ
り詳細が示される。
【００３２】本発明のＥＳＤ保護回路１３０はゲート結
合ＰＴＬＳＣＲ（ＰＭＯＳ Ｔｒｉｇｇｅｒ Ｌａｔｅ
ｒａｌ ＳＣＲ）デバイス及びゲート結合ＮＴＬＳＣＲ
（ＮＭＯＳ Ｔｒｉｇｇｅｒ Ｌａｔｅｒａｌ ＳＣ
Ｒ）からなる。寄生ダイオードＤ１を有するＰＴＬＳＣ
ＲデバイスはＶＤＤと入力段１３０の入力１４０との間
に結合される。
合ＰＴＬＳＣＲ（ＰＭＯＳ Ｔｒｉｇｇｅｒ Ｌａｔｅ
ｒａｌ ＳＣＲ）デバイス及びゲート結合ＮＴＬＳＣＲ
（ＮＭＯＳ Ｔｒｉｇｇｅｒ Ｌａｔｅｒａｌ ＳＣ
Ｒ）からなる。寄生ダイオードＤ１を有するＰＴＬＳＣ
ＲデバイスはＶＤＤと入力段１３０の入力１４０との間
に結合される。
【００３３】寄生ダイオードＤ２を有するＮＴＬＳＣＲ
デバイスはＶＳＳと入力１４０との間に結合される。例
示的にＶＳＳは接地されている。寄生ダイオードＤ１，
Ｄ２はＥＳＤ保護と入力電圧レベルクランプに寄与する
ことが明らかとなる。パッド１２０は入力段１３０に接
続される。入力信号はパッド１２０から入力段１３０の
入力１４０に印加される。ＰＴＬＳＣＲ，ＮＴＬＳＣＲ
デバイスは入力１４０でＥＳＤストレスに対する保護を
提供する。
デバイスはＶＳＳと入力１４０との間に結合される。例
示的にＶＳＳは接地されている。寄生ダイオードＤ１，
Ｄ２はＥＳＤ保護と入力電圧レベルクランプに寄与する
ことが明らかとなる。パッド１２０は入力段１３０に接
続される。入力信号はパッド１２０から入力段１３０の
入力１４０に印加される。ＰＴＬＳＣＲ，ＮＴＬＳＣＲ
デバイスは入力１４０でＥＳＤストレスに対する保護を
提供する。
【００３４】ゲート結合ＰＴＬＳＣＲ，ＮＴＬＳＣＲデ
バイスはＶＤＤとＶＳＳバスの両方に対する正及び負の
好ましくないパルス又はＥＳＤをバイパスするために用
いられる。図３に示されるようにＮＴＬＳＣＲデバイス
はＰＳモードＥＳＤストレスをバイパスするよう配置さ
れ、一方でＰＴＬＳＣＲデバイスはＮＤモードＥＳＤス
トレスをバイパスするよう配置される。寄生ダイオード
Ｄ１はＮＳモードＥＳＤストレスをバイパスするよう配
置され、寄生ダイオードＤ２はＰＤモードＥＳＤストレ
スをバイパスするよう配置される。斯くして入力ピン上
のＥＳＤストレスの４つのモードははＰＴＬＳＣＲ，Ｎ
ＴＬＳＣＲ，Ｄ１，Ｄ２デバイスにより一対一に保護さ
れる。故にＥＳＤ保護回路３００は入力段１３０及び従
来技術のＥＳＤ回路に接続されたＣＭＯＳ ＩＣの内部
回路に対するどのような予期せぬＥＳＤ損傷をも除去す
る入力１４０に対する完全なＥＳＤ保護を達成する。
バイスはＶＤＤとＶＳＳバスの両方に対する正及び負の
好ましくないパルス又はＥＳＤをバイパスするために用
いられる。図３に示されるようにＮＴＬＳＣＲデバイス
はＰＳモードＥＳＤストレスをバイパスするよう配置さ
れ、一方でＰＴＬＳＣＲデバイスはＮＤモードＥＳＤス
トレスをバイパスするよう配置される。寄生ダイオード
Ｄ１はＮＳモードＥＳＤストレスをバイパスするよう配
置され、寄生ダイオードＤ２はＰＤモードＥＳＤストレ
スをバイパスするよう配置される。斯くして入力ピン上
のＥＳＤストレスの４つのモードははＰＴＬＳＣＲ，Ｎ
ＴＬＳＣＲ，Ｄ１，Ｄ２デバイスにより一対一に保護さ
れる。故にＥＳＤ保護回路３００は入力段１３０及び従
来技術のＥＳＤ回路に接続されたＣＭＯＳ ＩＣの内部
回路に対するどのような予期せぬＥＳＤ損傷をも除去す
る入力１４０に対する完全なＥＳＤ保護を達成する。
【００３５】本発明のＥＳＤ保護回路はＮウエル／Ｐ基
板、又はＰウエル／Ｎ基板プロセスを有するＣＭＯＳ技
術を用いて実現される。簡単のために本発明のＥＳＤ保
護回路はＮウエル／Ｐ基板を用いて実現される物を記載
している。しかしながら本発明のＥＳＤ保護回路はＮウ
エル／Ｐ基板と同様に実現されるＰウエル／Ｎ基板でも
実現されうる。Ｂ．Ｎウエル／Ｐ基板ＣＭＯＳ構造で実現される本発明
の回路の説明 １．ゲート結合ＰＴＬＳＣＲの説明 図３に示されたようにＰＴＬＳＣＲデバイスは入力段１
３０の入力１４０とＶＤＤ電源ラインとの間に配置され
る。ＰＴＬＳＣＲデバイスは２つのバイポーラ接続トラ
ンジスタ（ＢＪＴ）Ｑ１，Ｑ２及び薄酸化物ＰＭＯＳデ
バイスＰ１からなる。薄酸化物ＰＭＯＳデバイスＰ１は
短チャンネルを有する。２つのＢＪＴＱ１、Ｑ２はラテ
ラルＳＣＲ１デバイスを形成する。薄酸化物ＰＭＯＳデ
バイスＰ１はラテラルＳＣＲ１デバイスのトリガー電圧
をＰ１のスナップバック降伏電圧に低下する。
板、又はＰウエル／Ｎ基板プロセスを有するＣＭＯＳ技
術を用いて実現される。簡単のために本発明のＥＳＤ保
護回路はＮウエル／Ｐ基板を用いて実現される物を記載
している。しかしながら本発明のＥＳＤ保護回路はＮウ
エル／Ｐ基板と同様に実現されるＰウエル／Ｎ基板でも
実現されうる。Ｂ．Ｎウエル／Ｐ基板ＣＭＯＳ構造で実現される本発明
の回路の説明 １．ゲート結合ＰＴＬＳＣＲの説明 図３に示されたようにＰＴＬＳＣＲデバイスは入力段１
３０の入力１４０とＶＤＤ電源ラインとの間に配置され
る。ＰＴＬＳＣＲデバイスは２つのバイポーラ接続トラ
ンジスタ（ＢＪＴ）Ｑ１，Ｑ２及び薄酸化物ＰＭＯＳデ
バイスＰ１からなる。薄酸化物ＰＭＯＳデバイスＰ１は
短チャンネルを有する。２つのＢＪＴＱ１、Ｑ２はラテ
ラルＳＣＲ１デバイスを形成する。薄酸化物ＰＭＯＳデ
バイスＰ１はラテラルＳＣＲ１デバイスのトリガー電圧
をＰ１のスナップバック降伏電圧に低下する。
【００３６】しかしながら厚い低電圧ＣＭＯＳ技術では
保護されるべきＣＭＯＳのゲート酸化物は非常に薄く
（例えばゲート酸化物は０．５μｍ、３ボルトＣＭＯＳ
技術では９０オングストロームの厚さを有する）、Ｐ１
のスナップバック降伏電圧は充分低くはない。即ちＰ１
のスナップバック降伏電圧は保護されるべきＣＭＯＳデ
バイスのゲート酸化物降伏電圧と概略等しいか又はより
高くさえある。斯くしてゲート結合技術はＰＴＬＳＣＲ
のＥＳＤトリガー電圧をはるかに低くするように用いら
れる。
保護されるべきＣＭＯＳのゲート酸化物は非常に薄く
（例えばゲート酸化物は０．５μｍ、３ボルトＣＭＯＳ
技術では９０オングストロームの厚さを有する）、Ｐ１
のスナップバック降伏電圧は充分低くはない。即ちＰ１
のスナップバック降伏電圧は保護されるべきＣＭＯＳデ
バイスのゲート酸化物降伏電圧と概略等しいか又はより
高くさえある。斯くしてゲート結合技術はＰＴＬＳＣＲ
のＥＳＤトリガー電圧をはるかに低くするように用いら
れる。
【００３７】ＰＴＬＳＣＲ及びＮＴＬＳＣＲデバイスは
ゲート結合され、これはＥＳＤ電圧はそれぞれ結合コン
デンサＣｐ，Ｃｎを介して入力１４０からＰ１，Ｎ１デ
バイスのゲートに結合することを意味する。例示的にＮ
１はＮＴＬＳＣＲデバイス内の薄酸化物ＮＭＯＳデバイ
スであり、上記のようにこれは短チャンネルを有する。
このゲート結合ＰＴＬＳＣＲはＣＭＯＳ ＩＣ内の入力
段１３０のゲート又は入力１４０を効果的に保護する。
ゲート結合技術は結合コンデンサＣｐと付加的な薄酸化
物ＰＭＯＳデバイスＰ２を用いてＥＳＤ保護回路３００
のＰＴＬＳＣＲデバイス内で用いられる。例示的に薄酸
化物ＰＭＯＳデバイスＰ２は長チャンネルを有する。Ｎ
ＴＬＳＣＲデバイスに対してはゲート結合技術は結合コ
ンデンサＣｎと薄酸化物ＮＭＯＳデバイスＮ２を用いて
実現され、これは上記のように長チャンネルを有する。
ゲート結合され、これはＥＳＤ電圧はそれぞれ結合コン
デンサＣｐ，Ｃｎを介して入力１４０からＰ１，Ｎ１デ
バイスのゲートに結合することを意味する。例示的にＮ
１はＮＴＬＳＣＲデバイス内の薄酸化物ＮＭＯＳデバイ
スであり、上記のようにこれは短チャンネルを有する。
このゲート結合ＰＴＬＳＣＲはＣＭＯＳ ＩＣ内の入力
段１３０のゲート又は入力１４０を効果的に保護する。
ゲート結合技術は結合コンデンサＣｐと付加的な薄酸化
物ＰＭＯＳデバイスＰ２を用いてＥＳＤ保護回路３００
のＰＴＬＳＣＲデバイス内で用いられる。例示的に薄酸
化物ＰＭＯＳデバイスＰ２は長チャンネルを有する。Ｎ
ＴＬＳＣＲデバイスに対してはゲート結合技術は結合コ
ンデンサＣｎと薄酸化物ＮＭＯＳデバイスＮ２を用いて
実現され、これは上記のように長チャンネルを有する。
【００３８】Ｑ１はＶＤＤに接続されるエミッタ３１０
を有するＰＮＰ ＢＪＴである。Ｑ２は抵抗Ｒｗ１を介
してＶＤＤに接続されるコレクタ３１２を有するＮＰＮ
ＢＪＴである。Ｑ１のコレクタ３１４はＶＳＳに結合
され、これは抵抗Ｒｓｕｂ１を介して接地される。Ｑ２
のエミッタ３１６は抵抗Ｒｗ２を介して入力段１３０の
入力１４０に接続される。Ｐ１はＶＤＤに結合されるソ
ース３２０を有する短チャンネル薄酸化物ＰＭＯＳデバ
イスである。Ｐ１のドレイン３２２とＱ２のベース３２
４はＱ１のコレクタ３１４に結合される。Ｐ１のバルク
３２６とＱ１のベース３２７はＱ２のコレクタ３１２に
結合される。Ｑ２のベース３２４とエミッタ３１６との
間のＰＮ接合は寄生ダイオードＤ１を形成する。ダイオ
ードＤ１の陽極はＱ２のベース３２４であり、Ｄ１の陰
極はＱ２のエミッタ３１６である。加えてラテラルＳＣ
Ｒ１デバイスの陽極はＱ１のエミッタ３１０であり、そ
れの陰極はＱ２のコレクタ３１６である。
を有するＰＮＰ ＢＪＴである。Ｑ２は抵抗Ｒｗ１を介
してＶＤＤに接続されるコレクタ３１２を有するＮＰＮ
ＢＪＴである。Ｑ１のコレクタ３１４はＶＳＳに結合
され、これは抵抗Ｒｓｕｂ１を介して接地される。Ｑ２
のエミッタ３１６は抵抗Ｒｗ２を介して入力段１３０の
入力１４０に接続される。Ｐ１はＶＤＤに結合されるソ
ース３２０を有する短チャンネル薄酸化物ＰＭＯＳデバ
イスである。Ｐ１のドレイン３２２とＱ２のベース３２
４はＱ１のコレクタ３１４に結合される。Ｐ１のバルク
３２６とＱ１のベース３２７はＱ２のコレクタ３１２に
結合される。Ｑ２のベース３２４とエミッタ３１６との
間のＰＮ接合は寄生ダイオードＤ１を形成する。ダイオ
ードＤ１の陽極はＱ２のベース３２４であり、Ｄ１の陰
極はＱ２のエミッタ３１６である。加えてラテラルＳＣ
Ｒ１デバイスの陽極はＱ１のエミッタ３１０であり、そ
れの陰極はＱ２のコレクタ３１６である。
【００３９】図２、３を比較してみると、ＰＴＬＳＣＲ
デバイスはＰ１のゲート３３０がＶＤＤに接続されてい
ないことを除いて部分的に図２のＰＬＶＴＳＣＲに類似
である。その代わりにＰ１のゲート３３０は長チャンネ
ル薄酸化物ＰＭＯＳデバイスＰ２のドレイン３３２に接
続され、結合コンデンサＣｐに結合される。コンデンサ
Ｃｐの他の端子３３４は入力１４０に接続される。Ｐ２
のソース３３６とバルク３３８はＶＤＤに接続される。
Ｐ２のゲートは抵抗Ｒｐを介してＶＳＳに接続される。
例示的に抵抗器Ｒｐはポリラインにより作られ、Ｐ２の
ゲート３４０を保護する。Ｐ２は同じＣＭＯＳプロセス
内で作られた長チャンネル薄酸化物デバイスである。２．ゲート結合ＰＴＬＳＣＲのデバイス構造の説明 図４は図３に示されたゲート結合ＰＴＬＳＣＲ及びＮＴ
ＬＳＣＲデバイスの断面図であり、ここでＰ基板／Ｎウ
エルＣＭＯＳ構造が例示的に用いられる。以下の説明は
図４の構造４００の図３の回路図に対する関係である。
デバイスはＰ１のゲート３３０がＶＤＤに接続されてい
ないことを除いて部分的に図２のＰＬＶＴＳＣＲに類似
である。その代わりにＰ１のゲート３３０は長チャンネ
ル薄酸化物ＰＭＯＳデバイスＰ２のドレイン３３２に接
続され、結合コンデンサＣｐに結合される。コンデンサ
Ｃｐの他の端子３３４は入力１４０に接続される。Ｐ２
のソース３３６とバルク３３８はＶＤＤに接続される。
Ｐ２のゲートは抵抗Ｒｐを介してＶＳＳに接続される。
例示的に抵抗器Ｒｐはポリラインにより作られ、Ｐ２の
ゲート３４０を保護する。Ｐ２は同じＣＭＯＳプロセス
内で作られた長チャンネル薄酸化物デバイスである。２．ゲート結合ＰＴＬＳＣＲのデバイス構造の説明 図４は図３に示されたゲート結合ＰＴＬＳＣＲ及びＮＴ
ＬＳＣＲデバイスの断面図であり、ここでＰ基板／Ｎウ
エルＣＭＯＳ構造が例示的に用いられる。以下の説明は
図４の構造４００の図３の回路図に対する関係である。
【００４０】ＰＴＬＳＣＲデバイスはラテラルＳＣＲ１
デバイス（ＢＪＴ Ｑ１，Ｑ２からなる）及び短チャン
ネル薄酸化物ＰＭＯＳデバイスＰ１により形成され、こ
れはラテラルＳＣＲ１デバイスのトリガー電圧をＰ１の
スナップバック降伏電圧に低下するためにラテラルＳＣ
Ｒ１と併合される。Ｐ１のゲート３３０はコンデンサＣ
ｐを介して入力１４０に容量的に結合される。Ｐ２のゲ
ート３４０は抵抗Ｒｐを介してグランドに接続される。
デバイス（ＢＪＴ Ｑ１，Ｑ２からなる）及び短チャン
ネル薄酸化物ＰＭＯＳデバイスＰ１により形成され、こ
れはラテラルＳＣＲ１デバイスのトリガー電圧をＰ１の
スナップバック降伏電圧に低下するためにラテラルＳＣ
Ｒ１と併合される。Ｐ１のゲート３３０はコンデンサＣ
ｐを介して入力１４０に容量的に結合される。Ｐ２のゲ
ート３４０は抵抗Ｒｐを介してグランドに接続される。
【００４１】Ｑ１は垂直ＰＮＰバイポーラ接合トランジ
スタである。Ｑ１はＮウエル３２７（そのベース３４７
として動作する）内のＰ＋拡散３１０（それのエミッタ
３１０として動作する）により形成される。Ｐ基板３１
４はそれのコレクタ３１４として動作する。Ｑ２はラテ
ラルＮＰＮバイポーラ接合トランジスタである。Ｑ２は
他のＮウエル３１６内のＮ＋拡散４１０により形成され
る。Ｎウエル３１６はＱ２のエミッタ３１６として動作
する。Ｐ基板３１４はＱ２のベース３２４として動作
し、Ｎウエル３２７はコレクタ３１２として動作する。
薄酸化物ＰＭＯＳデバイスＰ１はＮウエル３２７内にＰ
＋領域３１０を拡散することにより形成される。Ｐ＋領
域３１０はＰＭＯＳ Ｐ１のソース３２０として動作す
る。Ｎウエル３２７とＰ基板３１４との間の接合を横切
る他のＰ＋領域３２２はＮウエル３２７とＰ基板３１４
の両方内に拡散される。Ｐ基板＋領域３２２はＰＭＯＳ
Ｐ１のドレインとして動作する。Ｎウエル３２７はＰ
ＭＯＳＰ１のバルク３２６として動作する。薄酸化物Ｐ
ＭＯＳデバイスＰ１のゲート３３０は長チャンネル薄酸
化物ＰＭＯＳデバイスＰ２のドレイン３３２に接続され
る。
スタである。Ｑ１はＮウエル３２７（そのベース３４７
として動作する）内のＰ＋拡散３１０（それのエミッタ
３１０として動作する）により形成される。Ｐ基板３１
４はそれのコレクタ３１４として動作する。Ｑ２はラテ
ラルＮＰＮバイポーラ接合トランジスタである。Ｑ２は
他のＮウエル３１６内のＮ＋拡散４１０により形成され
る。Ｎウエル３１６はＱ２のエミッタ３１６として動作
する。Ｐ基板３１４はＱ２のベース３２４として動作
し、Ｎウエル３２７はコレクタ３１２として動作する。
薄酸化物ＰＭＯＳデバイスＰ１はＮウエル３２７内にＰ
＋領域３１０を拡散することにより形成される。Ｐ＋領
域３１０はＰＭＯＳ Ｐ１のソース３２０として動作す
る。Ｎウエル３２７とＰ基板３１４との間の接合を横切
る他のＰ＋領域３２２はＮウエル３２７とＰ基板３１４
の両方内に拡散される。Ｐ基板＋領域３２２はＰＭＯＳ
Ｐ１のドレインとして動作する。Ｎウエル３２７はＰ
ＭＯＳＰ１のバルク３２６として動作する。薄酸化物Ｐ
ＭＯＳデバイスＰ１のゲート３３０は長チャンネル薄酸
化物ＰＭＯＳデバイスＰ２のドレイン３３２に接続され
る。
【００４２】ＰＴＬＳＣＲデバイスのオン電圧はラテラ
ルＳＣＲ１デバイスの元のスイッチング電圧（約３０ー
５０ボルト）ではない。ラテラルＳＣＲ１構造内に挿入
された短チャンネルＰＭＯＳ Ｐ１はラテラルＳＣＲ１
のトリガー電圧を低下する。ＰＴＬＳＣＲデバイスのオ
ン電圧は０．５μｍＣＭＯＳ技術で約１０ー１１ボルト
であるＰ１のスナップバック降伏電圧にまでＰ１により
減少される。斯くしてラテラルＳＣＲ１はＮＤモードＥ
ＳＤストレスでの約３０ー５０ボルトでトリガーオンさ
れる代わりに約１０ー１１ボルトでトリガーオンされ
る。
ルＳＣＲ１デバイスの元のスイッチング電圧（約３０ー
５０ボルト）ではない。ラテラルＳＣＲ１構造内に挿入
された短チャンネルＰＭＯＳ Ｐ１はラテラルＳＣＲ１
のトリガー電圧を低下する。ＰＴＬＳＣＲデバイスのオ
ン電圧は０．５μｍＣＭＯＳ技術で約１０ー１１ボルト
であるＰ１のスナップバック降伏電圧にまでＰ１により
減少される。斯くしてラテラルＳＣＲ１はＮＤモードＥ
ＳＤストレスでの約３０ー５０ボルトでトリガーオンさ
れる代わりに約１０ー１１ボルトでトリガーオンされ
る。
【００４３】ダイオードＤ１はＰ基板３１４（Ｒｓｕｂ
１を介してＶＳＳに接続される）及びＮウエル３１６の
接合内に寄生的に存在する。Ｎウエル３１６はＰＴＬＳ
ＣＲの陽極である。抵抗Ｒｗ１，Ｒｗ２は本質的にそれ
ぞれＮウエル３２７、３１６の寄生抵抗である。Ｒｓｕ
ｂ１は本質的にＰ基板３１４の寄生抵抗である。これら
の抵抗はＰＴＬＳＣＲ（図４）の構造及びそれの等価回
路（図３）に示される。３．ゲート結合ＮＴＬＳＣＲの説明 図３ではＮＴＬＳＣＲデバイスは入力段１３０の入力１
４０と接地されるＶＳＳ電力ラインとの間に配置され
る。ＰＴＬＳＣＲデバイスは２つのバイポーラ接続トラ
ンジスタ（ＢＪＴ）Ｑ３，Ｑ４及び薄酸化物ＮＭＯＳデ
バイスＮ１からなる。薄酸化物ＮＭＯＳデバイスＮ１は
短チャンネルを有する。２つのＢＪＴ Ｑ３、Ｑ４はラ
テラルＳＣＲ２デバイスを形成する一方で薄酸化物ＮＭ
ＯＳデバイスＮ１はラテラルＳＣＲ２デバイスのトリガ
ー電圧をＮ１のスナップバック降伏電圧に低下する。
１を介してＶＳＳに接続される）及びＮウエル３１６の
接合内に寄生的に存在する。Ｎウエル３１６はＰＴＬＳ
ＣＲの陽極である。抵抗Ｒｗ１，Ｒｗ２は本質的にそれ
ぞれＮウエル３２７、３１６の寄生抵抗である。Ｒｓｕ
ｂ１は本質的にＰ基板３１４の寄生抵抗である。これら
の抵抗はＰＴＬＳＣＲ（図４）の構造及びそれの等価回
路（図３）に示される。３．ゲート結合ＮＴＬＳＣＲの説明 図３ではＮＴＬＳＣＲデバイスは入力段１３０の入力１
４０と接地されるＶＳＳ電力ラインとの間に配置され
る。ＰＴＬＳＣＲデバイスは２つのバイポーラ接続トラ
ンジスタ（ＢＪＴ）Ｑ３，Ｑ４及び薄酸化物ＮＭＯＳデ
バイスＮ１からなる。薄酸化物ＮＭＯＳデバイスＮ１は
短チャンネルを有する。２つのＢＪＴ Ｑ３、Ｑ４はラ
テラルＳＣＲ２デバイスを形成する一方で薄酸化物ＮＭ
ＯＳデバイスＮ１はラテラルＳＣＲ２デバイスのトリガ
ー電圧をＮ１のスナップバック降伏電圧に低下する。
【００４４】しかしながら厚い低電圧ＣＭＯＳ技術では
保護されるべきＣＭＯＳのゲート酸化物は非常に薄く、
Ｎ１のスナップバック降伏電圧は充分低くはない。ゲー
ト結合技術はＮＴＬＳＣＲのＥＳＤトリガー電圧をはる
かに低くするように用いられる。ゲート結合技術は結合
コンデンサＣｎと長チャンネルＮＭＯＳデバイスＮ２と
により実現される。
保護されるべきＣＭＯＳのゲート酸化物は非常に薄く、
Ｎ１のスナップバック降伏電圧は充分低くはない。ゲー
ト結合技術はＮＴＬＳＣＲのＥＳＤトリガー電圧をはる
かに低くするように用いられる。ゲート結合技術は結合
コンデンサＣｎと長チャンネルＮＭＯＳデバイスＮ２と
により実現される。
【００４５】Ｑ３は入力段１３０の入力１４０に接続さ
れるエミッタ３５０を有するＰＮＰＢＪＴである。Ｑ４
は抵抗Ｒｗ３を介してＶＤＤに接続されるコレクタ３５
２を有するＮＰＮ ＢＪＴである。Ｑ３のコレクタ３５
４はＶＳＳに結合され、これは抵抗Ｒｓｕｂ２を介して
接地される。Ｑ４のエミッタ３５６は抵抗Ｒｗ４を介し
てＶＳＳに接続される。Ｎ１はＶＤＤに結合されるソー
ス３６０を有する短チャンネル薄酸化物ＮＭＯＳデバイ
スである。Ｎ１のドレイン３６２とＱ４のベース３６４
はＱ３のコレクタ３５４に結合される。Ｎ１のバルク３
６６とＱ４のベース３６４はＱ３のコレクタ３５４に結
合される。Ｑ３のベース３６７とエミッタ３５０との間
のＰＮ接合は寄生ダイオードＤ２を形成する。ダイオー
ドＤ２の陰極はＱ３のベース３６７であり、Ｄ２の陽極
はＱ３のエミッタ３５０である。加えてラテラルＳＣＲ
２デバイスの陽極はＱ３のエミッタ３５０であり、それ
の陰極はＱ４のコレクタ３５６である。
れるエミッタ３５０を有するＰＮＰＢＪＴである。Ｑ４
は抵抗Ｒｗ３を介してＶＤＤに接続されるコレクタ３５
２を有するＮＰＮ ＢＪＴである。Ｑ３のコレクタ３５
４はＶＳＳに結合され、これは抵抗Ｒｓｕｂ２を介して
接地される。Ｑ４のエミッタ３５６は抵抗Ｒｗ４を介し
てＶＳＳに接続される。Ｎ１はＶＤＤに結合されるソー
ス３６０を有する短チャンネル薄酸化物ＮＭＯＳデバイ
スである。Ｎ１のドレイン３６２とＱ４のベース３６４
はＱ３のコレクタ３５４に結合される。Ｎ１のバルク３
６６とＱ４のベース３６４はＱ３のコレクタ３５４に結
合される。Ｑ３のベース３６７とエミッタ３５０との間
のＰＮ接合は寄生ダイオードＤ２を形成する。ダイオー
ドＤ２の陰極はＱ３のベース３６７であり、Ｄ２の陽極
はＱ３のエミッタ３５０である。加えてラテラルＳＣＲ
２デバイスの陽極はＱ３のエミッタ３５０であり、それ
の陰極はＱ４のコレクタ３５６である。
【００４６】図２、図３を比較してみると、ＮＴＬＳＣ
ＲデバイスはＮ１のゲート３７０がＶＳＳに接続されて
いないことを除いて部分的に図２のＮＬＶＴＳＣＲに類
似である。その代わりにＮ１のゲート３７０は長チャン
ネル薄酸化物ＮＭＯＳデバイスＮ２のドレイン３７２に
接続され、結合コンデンサＣｐに結合される。コンデン
サＣｐの他の端子３７４は入力１４０に接続される。Ｎ
２のソース３７６とバルク３７８はＶＳＳに接続され
る。Ｎ２のゲートは抵抗Ｒｎを介してＶＤＤに接続され
る。例示的に抵抗器Ｒｎはポリラインにより作られ、Ｎ
２のゲート３８０を保護する。Ｎ２は同じＣＭＯＳプロ
セス内で作られた長チャンネル薄酸化物デバイスであ
る。４．ゲート結合ＮＴＬＳＣＲのデバイス構造の説明 以下の説明は図４の構造４００の図３の回路図に対する
関係である。ＮＴＬＳＣＲデバイスはラテラルＳＣＲ２
デバイス（ＢＪＴ Ｑ３，Ｑ４からなる）及び短チャン
ネル薄酸化物ＮＭＯＳデバイスＮ１により形成され、こ
れはラテラルＳＣＲ２デバイスのトリガー電圧をＮ１の
スナップバック降伏電圧に低下するためにラテラルＳＣ
Ｒ２と併合される。Ｎ１のゲート３７０はコンデンサＣ
ｎを介して入力１４０に容量的に結合される。Ｎ２のゲ
ート３８０は抵抗Ｒｎを介してグランドに接続される。
ＲデバイスはＮ１のゲート３７０がＶＳＳに接続されて
いないことを除いて部分的に図２のＮＬＶＴＳＣＲに類
似である。その代わりにＮ１のゲート３７０は長チャン
ネル薄酸化物ＮＭＯＳデバイスＮ２のドレイン３７２に
接続され、結合コンデンサＣｐに結合される。コンデン
サＣｐの他の端子３７４は入力１４０に接続される。Ｎ
２のソース３７６とバルク３７８はＶＳＳに接続され
る。Ｎ２のゲートは抵抗Ｒｎを介してＶＤＤに接続され
る。例示的に抵抗器Ｒｎはポリラインにより作られ、Ｎ
２のゲート３８０を保護する。Ｎ２は同じＣＭＯＳプロ
セス内で作られた長チャンネル薄酸化物デバイスであ
る。４．ゲート結合ＮＴＬＳＣＲのデバイス構造の説明 以下の説明は図４の構造４００の図３の回路図に対する
関係である。ＮＴＬＳＣＲデバイスはラテラルＳＣＲ２
デバイス（ＢＪＴ Ｑ３，Ｑ４からなる）及び短チャン
ネル薄酸化物ＮＭＯＳデバイスＮ１により形成され、こ
れはラテラルＳＣＲ２デバイスのトリガー電圧をＮ１の
スナップバック降伏電圧に低下するためにラテラルＳＣ
Ｒ２と併合される。Ｎ１のゲート３７０はコンデンサＣ
ｎを介して入力１４０に容量的に結合される。Ｎ２のゲ
ート３８０は抵抗Ｒｎを介してグランドに接続される。
【００４７】Ｑ３は垂直ＰＮＰバイポーラ接合トランジ
スタである。Ｑ３はＮウエル３６７（そのベース３６７
として動作する）内のＰ＋拡散３５０（それのエミッタ
３５０として動作する）により形成される。Ｐ基板３１
４はそれのコレクタ３５４として動作する。Ｑ４はラテ
ラルＮＰＮバイポーラ接合トランジスタである。Ｑ４は
他のＮウエル３５６内のＮ＋拡散３６０により形成され
る。Ｎウエル３５６はＱ４のエミッタ３５６として動作
する。Ｐ基板３１４はＱ４のベース３６４として動作
し、Ｎウエル３６７はコレクタ３５２として動作する。
スタである。Ｑ３はＮウエル３６７（そのベース３６７
として動作する）内のＰ＋拡散３５０（それのエミッタ
３５０として動作する）により形成される。Ｐ基板３１
４はそれのコレクタ３５４として動作する。Ｑ４はラテ
ラルＮＰＮバイポーラ接合トランジスタである。Ｑ４は
他のＮウエル３５６内のＮ＋拡散３６０により形成され
る。Ｎウエル３５６はＱ４のエミッタ３５６として動作
する。Ｐ基板３１４はＱ４のベース３６４として動作
し、Ｎウエル３６７はコレクタ３５２として動作する。
【００４８】薄酸化物ＮＭＯＳデバイスＮ１はＮウエル
３５６内にＮ＋領域３６０を拡散することにより形成さ
れる。Ｎ＋領域３６０はＮＭＯＳ Ｎ１のソース３６０
として動作する。Ｎウエル３６７とＰ基板３１４との間
の接合を横切る他のＮ＋領域３６２はＮウエル３６７と
Ｐ基板３１４の両方内に拡散される。Ｎ＋領域３６２は
ＮＭＯＳ Ｎ１のドレイン３６２として動作する。Ｐ基
板３１４はＮＭＯＳＮ１のバルク３６６として動作す
る。薄酸化物ＮＭＯＳデバイスＮ１のゲート３７０は薄
酸化物ＮＭＯＳデバイスＮ２のドレイン３７２に接続さ
れる。
３５６内にＮ＋領域３６０を拡散することにより形成さ
れる。Ｎ＋領域３６０はＮＭＯＳ Ｎ１のソース３６０
として動作する。Ｎウエル３６７とＰ基板３１４との間
の接合を横切る他のＮ＋領域３６２はＮウエル３６７と
Ｐ基板３１４の両方内に拡散される。Ｎ＋領域３６２は
ＮＭＯＳ Ｎ１のドレイン３６２として動作する。Ｐ基
板３１４はＮＭＯＳＮ１のバルク３６６として動作す
る。薄酸化物ＮＭＯＳデバイスＮ１のゲート３７０は薄
酸化物ＮＭＯＳデバイスＮ２のドレイン３７２に接続さ
れる。
【００４９】ＮＴＬＳＣＲデバイスのオン電圧はラテラ
ルＳＣＲ２デバイスの元のスイッチング電圧（約３０ー
５０ボルト）ではない。ラテラルＳＣＲ２構造内に挿入
された短チャンネルＮＭＯＳ Ｎ１はラテラルＳＣＲ２
のトリガー電圧を低下する。ＮＴＬＳＣＲデバイスのオ
ン電圧は０．５μｍＣＭＯＳ技術で約１０ー１１ボルト
であるＮ１のスナップバック降伏電圧にまでＮ１により
減少される。斯くしてラテラルＳＣＲ２はＰＳモードＥ
ＳＤストレスでの約３０ー５０ボルトでトリガーオンさ
れる代わりにＮＭＯＳ Ｎ１デバイスにより約１０ー１
１ボルトでトリガーオンされる。 ダイオードＤ１はＰ
＋拡散領域３５０（入力１４０に接続される）及びＮウ
エル３６７の接合内に寄生的に存在する。Ｎウエル３５
６はＮＴＬＳＣＲの陰極である。
ルＳＣＲ２デバイスの元のスイッチング電圧（約３０ー
５０ボルト）ではない。ラテラルＳＣＲ２構造内に挿入
された短チャンネルＮＭＯＳ Ｎ１はラテラルＳＣＲ２
のトリガー電圧を低下する。ＮＴＬＳＣＲデバイスのオ
ン電圧は０．５μｍＣＭＯＳ技術で約１０ー１１ボルト
であるＮ１のスナップバック降伏電圧にまでＮ１により
減少される。斯くしてラテラルＳＣＲ２はＰＳモードＥ
ＳＤストレスでの約３０ー５０ボルトでトリガーオンさ
れる代わりにＮＭＯＳ Ｎ１デバイスにより約１０ー１
１ボルトでトリガーオンされる。 ダイオードＤ１はＰ
＋拡散領域３５０（入力１４０に接続される）及びＮウ
エル３６７の接合内に寄生的に存在する。Ｎウエル３５
６はＮＴＬＳＣＲの陰極である。
【００５０】抵抗Ｒｗ３，Ｒｗ４は本質的にそれぞれＮ
ウエル３６７、３５６の寄生抵抗である。Ｒｓｕｂ２は
本質的にＰ基板３１４の寄生抵抗である。これらの抵抗
はＮＴＬＳＣＲ（図４）の構造及びそれの等価回路（図
３）に示される。Ｃ．レイアウト例 図５は本発明のＥＳＤ保護回路３００の例示的なレイア
ウト５００を示す。図５は本発明のコンパクトレイアウ
ト５００であり、ここでＣｐ、Ｃｎ，Ｒｐ、Ｒｎはポリ
層により実現される。レイアウト領域を最小化するため
にコンデンサＣｐ，Ｃｎはそれら及び入力パッド１２０
が同じレイアウト領域を分け合うように金属パッド（例
えば入力パッド１２０）の下でポリ層により実現され
る。斯くして全体のレイアウト領域はコンデンサＣｐ，
Ｃｎの付加により増加されない。
ウエル３６７、３５６の寄生抵抗である。Ｒｓｕｂ２は
本質的にＰ基板３１４の寄生抵抗である。これらの抵抗
はＮＴＬＳＣＲ（図４）の構造及びそれの等価回路（図
３）に示される。Ｃ．レイアウト例 図５は本発明のＥＳＤ保護回路３００の例示的なレイア
ウト５００を示す。図５は本発明のコンパクトレイアウ
ト５００であり、ここでＣｐ、Ｃｎ，Ｒｐ、Ｒｎはポリ
層により実現される。レイアウト領域を最小化するため
にコンデンサＣｐ，Ｃｎはそれら及び入力パッド１２０
が同じレイアウト領域を分け合うように金属パッド（例
えば入力パッド１２０）の下でポリ層により実現され
る。斯くして全体のレイアウト領域はコンデンサＣｐ，
Ｃｎの付加により増加されない。
【００５１】レイアウト形式は図５の例で限定されな
い。他の形式はまた本発明を実現するために用いられ得
る。ゲート結合ＳＣＲデバイス（ＰＴＬＳＣＲ及びＮＴ
ＬＳＣＲ）の優秀なＥＳＤ保護能力により、及び金属パ
ッド１２０の下に位置するコンデンサＣｐ，Ｃｎによ
り、ロバストな本発明のＥＳＤ保護回路を実現するため
に用いられるシリコン領域は従来技術のＥＳＤ保護回路
に比べて低い。
い。他の形式はまた本発明を実現するために用いられ得
る。ゲート結合ＳＣＲデバイス（ＰＴＬＳＣＲ及びＮＴ
ＬＳＣＲ）の優秀なＥＳＤ保護能力により、及び金属パ
ッド１２０の下に位置するコンデンサＣｐ，Ｃｎによ
り、ロバストな本発明のＥＳＤ保護回路を実現するため
に用いられるシリコン領域は従来技術のＥＳＤ保護回路
に比べて低い。
【００５２】Ｃｐ，Ｃｎの容量はコンデンサＣｐ，Ｃｎ
を実現するために用いられるポリ層と金属パッド１２０
との間の重複領域を変化することにより調整される。故
にコンデンサＣｐ，Ｃｎの結合効率は調整可能である。
コンデンサＣｐ，ＣｎはそれぞれＰ１，Ｎ１のゲートに
ＥＳＤ過渡電圧を結合するために設計される。ＥＳＤ電
圧は短い持続時間を有するような過渡的であるが、コン
デンサＣｐ，ＣｎはＥＳＤ過渡電圧が降下した後でさえ
ＥＳＤ過渡電圧の電圧レベルを保持する。コンデンサＣ
ｐ，Ｃｎにより保持され（ＥＳＤ電圧の持続より長い持
続時間に対して）、Ｐ１，Ｎ１のゲートに結合されたこ
れらの電圧レベルはそれぞれＰＴＬＳＣＲ及びＮＴＬＳ
ＣＲを効果的にオンするためにＰ２，Ｎ２により長時間
維持される。ＶＳＳ，ＶＤＤにそれぞれ接続された（抵
抗Ｒｐ，Ｒｎを介して）ゲート３４０、３８０を有する
Ｐ２，Ｎ２はコンデンサＣｐ，Ｃｎがゆっくり放電する
コンデンサを介して抵抗として動作する。即ちＰ２，Ｎ
２はコンデンサＣｐ，Ｃｎの早い放電を防止し、それら
がＥＳＤ過渡時間から得られる電荷を長期間保持するこ
とを許容する。Ｄ．回路動作原理 １．ＣＭＯＳ正常動作条件： 本発明のＥＳＤ保護回路は
Ｎウエル／Ｐ基板ＣＭＯＳ構造を有する図３に示された
例示的な実施例３００を用いて以下に説明する。
を実現するために用いられるポリ層と金属パッド１２０
との間の重複領域を変化することにより調整される。故
にコンデンサＣｐ，Ｃｎの結合効率は調整可能である。
コンデンサＣｐ，ＣｎはそれぞれＰ１，Ｎ１のゲートに
ＥＳＤ過渡電圧を結合するために設計される。ＥＳＤ電
圧は短い持続時間を有するような過渡的であるが、コン
デンサＣｐ，ＣｎはＥＳＤ過渡電圧が降下した後でさえ
ＥＳＤ過渡電圧の電圧レベルを保持する。コンデンサＣ
ｐ，Ｃｎにより保持され（ＥＳＤ電圧の持続より長い持
続時間に対して）、Ｐ１，Ｎ１のゲートに結合されたこ
れらの電圧レベルはそれぞれＰＴＬＳＣＲ及びＮＴＬＳ
ＣＲを効果的にオンするためにＰ２，Ｎ２により長時間
維持される。ＶＳＳ，ＶＤＤにそれぞれ接続された（抵
抗Ｒｐ，Ｒｎを介して）ゲート３４０、３８０を有する
Ｐ２，Ｎ２はコンデンサＣｐ，Ｃｎがゆっくり放電する
コンデンサを介して抵抗として動作する。即ちＰ２，Ｎ
２はコンデンサＣｐ，Ｃｎの早い放電を防止し、それら
がＥＳＤ過渡時間から得られる電荷を長期間保持するこ
とを許容する。Ｄ．回路動作原理 １．ＣＭＯＳ正常動作条件： 本発明のＥＳＤ保護回路は
Ｎウエル／Ｐ基板ＣＭＯＳ構造を有する図３に示された
例示的な実施例３００を用いて以下に説明する。
【００５３】ＣＭＯＳ正常動作ではＶＤＤは例示的に３
Ｖであり、ＶＳＳは接地される。抵抗Ｒｐを介してＶＳ
Ｓに接続されたゲート３４０を有するＰ２はオンされ
る。これはＰ１のゲート３３０をＶＤＤの電圧レベルに
バイアスする。故にゲート結合されたＰＴＬＳＣＲはま
たオフ状態に保たれる。抵抗Ｒｎを介してＶＤＤに接続
されたゲート３８０を有するＮ２はオンされる。これは
Ｎ１のゲート３７０をＶＳＳの電圧レベルにバイアスす
る。これはＮ１をオフ状態に保つ。故にゲート結合され
たＮＴＬＳＣＲはまたオフ状態に保たれる。斯くしてＰ
ＴＬＳＣＲ及びＮＴＬＳＣＲデバイスは正常ＣＭＯＳ動
作条件でオフである。
Ｖであり、ＶＳＳは接地される。抵抗Ｒｐを介してＶＳ
Ｓに接続されたゲート３４０を有するＰ２はオンされ
る。これはＰ１のゲート３３０をＶＤＤの電圧レベルに
バイアスする。故にゲート結合されたＰＴＬＳＣＲはま
たオフ状態に保たれる。抵抗Ｒｎを介してＶＤＤに接続
されたゲート３８０を有するＮ２はオンされる。これは
Ｎ１のゲート３７０をＶＳＳの電圧レベルにバイアスす
る。これはＮ１をオフ状態に保つ。故にゲート結合され
たＮＴＬＳＣＲはまたオフ状態に保たれる。斯くしてＰ
ＴＬＳＣＲ及びＮＴＬＳＣＲデバイスは正常ＣＭＯＳ動
作条件でオフである。
【００５４】本発明のＥＳＤ保護回路３００（図３）は
また入力信号の電圧クランプを供する。寄生ダイオード
Ｄ２は入力段１３０の入力１４０上のパッド１２０によ
り供される入力信号の高電圧レベルをクランプする。こ
のクランプは以下のように生ずる。入力信号の強度はＶ
ＤＤ以上に増加する、例えばオーバーシュート電圧の
で、ダイオードＤ２は順バイアスであり、オンする。オ
ンされたダイオードＤ２はパッド１２０からＶＤＤへの
オーバーシュート電流をバイパスし、入力１４０上の電
圧をＶＤＤ＋０．６ボルトより小さくクランプする。入
力１４０上の最大電圧レベルはＶＤＤ＋０．６ボルトよ
り小さい。
また入力信号の電圧クランプを供する。寄生ダイオード
Ｄ２は入力段１３０の入力１４０上のパッド１２０によ
り供される入力信号の高電圧レベルをクランプする。こ
のクランプは以下のように生ずる。入力信号の強度はＶ
ＤＤ以上に増加する、例えばオーバーシュート電圧の
で、ダイオードＤ２は順バイアスであり、オンする。オ
ンされたダイオードＤ２はパッド１２０からＶＤＤへの
オーバーシュート電流をバイパスし、入力１４０上の電
圧をＶＤＤ＋０．６ボルトより小さくクランプする。入
力１４０上の最大電圧レベルはＶＤＤ＋０．６ボルトよ
り小さい。
【００５５】同様に寄生ダイオードＤ１は入力１４０上
の入力信号の低電圧レベルをクランプする。入力信号の
強度は例えばアンダーシュート電圧のようにＶＳＳ以下
に減少するので、ダイオードＤ１は順バイアスされ、オ
ンする。オンされたダイオードＤ２はパッド１２０から
ＶＳＳへのアンダーシュート電流をバイパスし、入力１
４０上の電圧をＶＤＤー０．６ボルトより大きくクラン
プする。入力１４０上の最小電圧レベルはＶＤＤー０．
６ボルトより大きい。
の入力信号の低電圧レベルをクランプする。入力信号の
強度は例えばアンダーシュート電圧のようにＶＳＳ以下
に減少するので、ダイオードＤ１は順バイアスされ、オ
ンする。オンされたダイオードＤ２はパッド１２０から
ＶＳＳへのアンダーシュート電流をバイパスし、入力１
４０上の電圧をＶＤＤー０．６ボルトより大きくクラン
プする。入力１４０上の最小電圧レベルはＶＤＤー０．
６ボルトより大きい。
【００５６】寄生ダイオードＤ１，Ｄ２により入力１４
０上の電圧レベルをクランプすることは、正常な動作条
件でＰＴＬＳＣＲ及びＮＴＬＳＣＲデバイスがオフにと
どまり、いかなるオーバーシュート又はアンダーシュー
ト入力信号によってもトリガーされないことをさらに確
実にする。２．ＥＳＤストレス条件； パッド１２０に接続されるＩ
Ｃチップの信号ピン上に現れるＥＳＤストレス条件の４
つのモード（ＰＳ，ＮＳ，ＰＤ，ＮＤモード）がある。
４つのモードはＩＣチップのＶＳＳ，ＶＤＤピンに接続
されるＶＤＤ及びＶＳＳバスの両方に関してＥＳＤ電圧
の正及び負の極性に関係する。
０上の電圧レベルをクランプすることは、正常な動作条
件でＰＴＬＳＣＲ及びＮＴＬＳＣＲデバイスがオフにと
どまり、いかなるオーバーシュート又はアンダーシュー
ト入力信号によってもトリガーされないことをさらに確
実にする。２．ＥＳＤストレス条件； パッド１２０に接続されるＩ
Ｃチップの信号ピン上に現れるＥＳＤストレス条件の４
つのモード（ＰＳ，ＮＳ，ＰＤ，ＮＤモード）がある。
４つのモードはＩＣチップのＶＳＳ，ＶＤＤピンに接続
されるＶＤＤ及びＶＳＳバスの両方に関してＥＳＤ電圧
の正及び負の極性に関係する。
【００５７】本発明のゲート結合ＥＳＤ保護回路は４つ
のＥＳＤストレスモードの全てに対して保護する。４つ
のＥＳＤストレスモードに対して保護する素子は以下の
通りである： ＰＳモード−−−ゲート結合ＮＴＬＳＣＲ ＮＳモード−−−寄生ダイオードＤ１ ＰＤモード−−−寄生ダイオードＤ２ ＮＤモード−−−ゲート結合ＰＴＬＳＣＲａ．ＰＳモード：ゲート結合ＮＴＬＳＣＲによる保護 ＰＳモードＥＳＤストレスでは正のＥＳＤ過渡電圧はコ
ンデンサＣｎを介してＮ１のゲート３７０に結合する。
このＮ１のゲート３７０上に結合された正の電圧はＳＣ
Ｒ２のオン電圧より更に低い。ＳＣＲ２のオン電圧は３
０ー５０ボルトの高さであり、一方で入力段１３０のＭ
ＯＳデバイスのゲート酸化物降伏電圧は９ー１０ボルト
の低さである。更なるＥＳＤ保護なしで正のＥＳＤ過渡
電圧はＳＣＲ２がオンされる前に入力段１３０のゲート
酸化物を破壊する。
のＥＳＤストレスモードの全てに対して保護する。４つ
のＥＳＤストレスモードに対して保護する素子は以下の
通りである： ＰＳモード−−−ゲート結合ＮＴＬＳＣＲ ＮＳモード−−−寄生ダイオードＤ１ ＰＤモード−−−寄生ダイオードＤ２ ＮＤモード−−−ゲート結合ＰＴＬＳＣＲａ．ＰＳモード：ゲート結合ＮＴＬＳＣＲによる保護 ＰＳモードＥＳＤストレスでは正のＥＳＤ過渡電圧はコ
ンデンサＣｎを介してＮ１のゲート３７０に結合する。
このＮ１のゲート３７０上に結合された正の電圧はＳＣ
Ｒ２のオン電圧より更に低い。ＳＣＲ２のオン電圧は３
０ー５０ボルトの高さであり、一方で入力段１３０のＭ
ＯＳデバイスのゲート酸化物降伏電圧は９ー１０ボルト
の低さである。更なるＥＳＤ保護なしで正のＥＳＤ過渡
電圧はＳＣＲ２がオンされる前に入力段１３０のゲート
酸化物を破壊する。
【００５８】ＳＣＲ２内に挿入されるＮ１はＳＣＲ２の
オン電圧をＮ１のスナップバック降伏電圧に低下し、こ
れは約１０ー１１ボルトである。結合コンデンサＣｎ及
び長チャンネルＮ２デバイスは更に約７ー８ボルトにＮ
１のスナップバック降伏電圧を低下する。即ちＮ１のゲ
ート３７０上に結合され、約１ボルトの強度を有する正
のＥＳＤ電圧はＮ１をオンする。
オン電圧をＮ１のスナップバック降伏電圧に低下し、こ
れは約１０ー１１ボルトである。結合コンデンサＣｎ及
び長チャンネルＮ２デバイスは更に約７ー８ボルトにＮ
１のスナップバック降伏電圧を低下する。即ちＮ１のゲ
ート３７０上に結合され、約１ボルトの強度を有する正
のＥＳＤ電圧はＮ１をオンする。
【００５９】ＥＳＤ電圧は短い持続時間を有する過渡的
なものであるが、コンデンサＣｎはＥＳＤ過渡電圧が降
下した後でさえＥＳＤ過渡電圧の電圧レベルを保持す
る。電圧レベルはコンデンサＣｎにより保持され上記の
ようにＮ２により長時間維持される。コンデンサＣｎは
この保持された電圧レベルをＮ１のゲート３７０に保持
する。これはＮ１をそのスナップバック降伏電圧より低
い電圧でオンする。オンされたＮ１デバイスはＮＴＬＳ
ＣＲデバイスをＥＳＤ電流を主にバイパスするためにト
リガーオンする。
なものであるが、コンデンサＣｎはＥＳＤ過渡電圧が降
下した後でさえＥＳＤ過渡電圧の電圧レベルを保持す
る。電圧レベルはコンデンサＣｎにより保持され上記の
ようにＮ２により長時間維持される。コンデンサＣｎは
この保持された電圧レベルをＮ１のゲート３７０に保持
する。これはＮ１をそのスナップバック降伏電圧より低
い電圧でオンする。オンされたＮ１デバイスはＮＴＬＳ
ＣＲデバイスをＥＳＤ電流を主にバイパスするためにト
リガーオンする。
【００６０】ＮＴＬＳＣＲがトリガーオンされたときに
それの保持電圧は約１から２ボルトである。入力段１３
０の入力１４０上の正のＥＳＤストレス電圧は１から２
ボルトの周辺にクランプされ、このレベル以上に上昇し
えない。故に厚いサブミクロン低電圧ＣＭＯＳ ＩＣ内
の入力段１３０のより薄いゲート酸化物は完全に保護さ
れる。Ｎ１のゲート３７０に結合された電圧レベルはコ
ンデンサＣｎの値を調整することにより調整されうる。
Ｃｎの適切な設計によりＮ１のゲート３７０に結合され
たＥＳＤ過渡電圧は異なる応用に対するＮＴＬＳＣＲの
ＥＳＤトリガー電圧を調節するように制御される。
それの保持電圧は約１から２ボルトである。入力段１３
０の入力１４０上の正のＥＳＤストレス電圧は１から２
ボルトの周辺にクランプされ、このレベル以上に上昇し
えない。故に厚いサブミクロン低電圧ＣＭＯＳ ＩＣ内
の入力段１３０のより薄いゲート酸化物は完全に保護さ
れる。Ｎ１のゲート３７０に結合された電圧レベルはコ
ンデンサＣｎの値を調整することにより調整されうる。
Ｃｎの適切な設計によりＮ１のゲート３７０に結合され
たＥＳＤ過渡電圧は異なる応用に対するＮＴＬＳＣＲの
ＥＳＤトリガー電圧を調節するように制御される。
【００６１】斯くしてＮＴＬＳＣＲデバイスは効果的に
レイアウト領域の増加又はＥＳＤインプラントの付加的
なマスクなしにそれのみでＰＳモードＥＳＤ損傷に対し
てＣＭＯＳ ＩＣを保護する。更にまたラテラルＳＣＲ
２デバイス内への電力供給の能力により、本発明の回路
はロバストなＥＳＤ保護を提供する。何故ならばＮＴＬ
ＳＣＲデバイス（ＰＴＬＳＣＲと同様に）は低いオン電
圧で小さなレイアウト領域内で高いＥＳＤストレスに耐
えうるからである。ｂ．ＮＳモード：寄生ダイオードＤ１による保護 ＮＳモードＥＳＤ事象ではＥＳＤストレスはＶＤＤが浮
遊している一方でパッド１２０とＶＳＳ（ＧＮＤ）に関
して負の極性を有するＶＳＳ（ＧＮＤ）ピンとの間で発
生する。ＮＳモードでは寄生ダイオードＤ１は順バイア
スされ、パッド１２０からＶＳＳへの負のＥＳＤ電流を
バイパスするようオンされる。パッド１２０上の負のＥ
ＳＤストレス電圧は約−０．６から−０．８ボルトのレ
ベルにクランプされる。ダイオードは寄生であるがそれ
はどのようなＣＭＯＳ構造内でも本質的であり、上記の
ような好ましい効果を有する。故に厚いサブミクロン低
電圧ＣＭＯＳ ＩＣ内の入力段１３０のより薄いゲート
酸化物は保護される。ｃ．ＰＤモード：寄生ダイオードＤ２による保護 ＰＤモードＥＳＤ事象ではＥＳＤストレスはＶＳＳが浮
遊している一方でパッド１２０とＶＤＤに関して負の極
性を有するＶＤＤピンとの間で発生する。ＰＤモードで
は寄生ダイオードＤ２は順バイアスされ、パッド１２０
からＶＤＤへの負のＥＳＤ電流をバイパスするようオン
される。パッド１２０上の負のＥＳＤストレス電圧は約
０．６から０．８ボルトのレベルへクランプされる。ダ
イオードは寄生であるがそれはどのようなＣＭＯＳ構造
内でも本質的であり、上記のような好ましい効果を有す
る。故に厚いサブミクロン低電圧ＣＭＯＳ ＩＣ内の入
力段１３０のより薄いゲート酸化物は保護される。ｄ．ＮＤモード：ゲート結合ＰＴＬＳＣＲによる保護 ＮＤモードＥＳＤストレスでは負のＥＳＤ過渡電圧はコ
ンデンサＣｐを介してＰ１のゲート３３０に結合する。
このＰ１のゲート３３０上に結合された正の電圧はＳＣ
Ｒ１のオン電圧より更に低い。ＳＣＲ１のオン電圧は３
０ー５０ボルトの高さであり、一方で入力段１３０のＭ
ＯＳデバイスのゲート酸化物降伏電圧は９ー１０ボルト
の低さである。更なるＥＳＤ保護なしで正のＥＳＤ過渡
電圧はＳＣＲ１がオンされる前に入力段１３０のゲート
酸化物を破壊する。
レイアウト領域の増加又はＥＳＤインプラントの付加的
なマスクなしにそれのみでＰＳモードＥＳＤ損傷に対し
てＣＭＯＳ ＩＣを保護する。更にまたラテラルＳＣＲ
２デバイス内への電力供給の能力により、本発明の回路
はロバストなＥＳＤ保護を提供する。何故ならばＮＴＬ
ＳＣＲデバイス（ＰＴＬＳＣＲと同様に）は低いオン電
圧で小さなレイアウト領域内で高いＥＳＤストレスに耐
えうるからである。ｂ．ＮＳモード：寄生ダイオードＤ１による保護 ＮＳモードＥＳＤ事象ではＥＳＤストレスはＶＤＤが浮
遊している一方でパッド１２０とＶＳＳ（ＧＮＤ）に関
して負の極性を有するＶＳＳ（ＧＮＤ）ピンとの間で発
生する。ＮＳモードでは寄生ダイオードＤ１は順バイア
スされ、パッド１２０からＶＳＳへの負のＥＳＤ電流を
バイパスするようオンされる。パッド１２０上の負のＥ
ＳＤストレス電圧は約−０．６から−０．８ボルトのレ
ベルにクランプされる。ダイオードは寄生であるがそれ
はどのようなＣＭＯＳ構造内でも本質的であり、上記の
ような好ましい効果を有する。故に厚いサブミクロン低
電圧ＣＭＯＳ ＩＣ内の入力段１３０のより薄いゲート
酸化物は保護される。ｃ．ＰＤモード：寄生ダイオードＤ２による保護 ＰＤモードＥＳＤ事象ではＥＳＤストレスはＶＳＳが浮
遊している一方でパッド１２０とＶＤＤに関して負の極
性を有するＶＤＤピンとの間で発生する。ＰＤモードで
は寄生ダイオードＤ２は順バイアスされ、パッド１２０
からＶＤＤへの負のＥＳＤ電流をバイパスするようオン
される。パッド１２０上の負のＥＳＤストレス電圧は約
０．６から０．８ボルトのレベルへクランプされる。ダ
イオードは寄生であるがそれはどのようなＣＭＯＳ構造
内でも本質的であり、上記のような好ましい効果を有す
る。故に厚いサブミクロン低電圧ＣＭＯＳ ＩＣ内の入
力段１３０のより薄いゲート酸化物は保護される。ｄ．ＮＤモード：ゲート結合ＰＴＬＳＣＲによる保護 ＮＤモードＥＳＤストレスでは負のＥＳＤ過渡電圧はコ
ンデンサＣｐを介してＰ１のゲート３３０に結合する。
このＰ１のゲート３３０上に結合された正の電圧はＳＣ
Ｒ１のオン電圧より更に低い。ＳＣＲ１のオン電圧は３
０ー５０ボルトの高さであり、一方で入力段１３０のＭ
ＯＳデバイスのゲート酸化物降伏電圧は９ー１０ボルト
の低さである。更なるＥＳＤ保護なしで正のＥＳＤ過渡
電圧はＳＣＲ１がオンされる前に入力段１３０のゲート
酸化物を破壊する。
【００６２】ＳＣＲ１内に挿入されるＰ１はＳＣＲ１の
オン電圧をＰ１のスナップバック降伏電圧に低下し、こ
れは約１０ー１１ボルトである。結合コンデンサＣｐ及
び長チャンネルＰ２デバイスは更に約７ー８ボルトにＰ
１のスナップバック降伏電圧を低下する。即ちＰ１のゲ
ート３３０上に結合され、約１ボルトの強度を有する負
のＥＳＤ電圧はＰ１をオンする。
オン電圧をＰ１のスナップバック降伏電圧に低下し、こ
れは約１０ー１１ボルトである。結合コンデンサＣｐ及
び長チャンネルＰ２デバイスは更に約７ー８ボルトにＰ
１のスナップバック降伏電圧を低下する。即ちＰ１のゲ
ート３３０上に結合され、約１ボルトの強度を有する負
のＥＳＤ電圧はＰ１をオンする。
【００６３】ＥＳＤ電圧は短い持続時間を有する過渡的
なものであるが、コンデンサＣｐはＥＳＤ過渡電圧が降
下した後でさえＥＳＤ過渡電圧の電圧レベルを保持す
る。電圧レベルはコンデンサＣｐにより保持され上記の
ようにＰ２により長時間維持される。コンデンサＣｐは
この保持された電圧レベルをＰ１のゲート３３０に保持
する。これはＰ１をそのスナップバック降伏電圧より低
い電圧でオンする。オンされたＰ１デバイスはＰＴＬＳ
ＣＲデバイスをＥＳＤ電流を主にバイパスするためにト
リガーオンする。
なものであるが、コンデンサＣｐはＥＳＤ過渡電圧が降
下した後でさえＥＳＤ過渡電圧の電圧レベルを保持す
る。電圧レベルはコンデンサＣｐにより保持され上記の
ようにＰ２により長時間維持される。コンデンサＣｐは
この保持された電圧レベルをＰ１のゲート３３０に保持
する。これはＰ１をそのスナップバック降伏電圧より低
い電圧でオンする。オンされたＰ１デバイスはＰＴＬＳ
ＣＲデバイスをＥＳＤ電流を主にバイパスするためにト
リガーオンする。
【００６４】ＰＴＬＳＣＲがトリガーオンされたときに
それの保持電圧は約−１から−２ボルトである。入力九
段１３０の入力１４０上の正のＥＳＤストレス電圧は−
１から−２ボルトの周辺にクランプされ、このレベル以
上に上昇しえない。故に厚いサブミクロン低電圧ＣＭＯ
Ｓ ＩＣ内の入力段１３０のより薄いゲート酸化物は完
全に保護される。Ｐ１のゲート３３０に結合された電圧
レベルはコンデンサＣｐの値を調整することにより調整
されうる。Ｃｐの適切な設計によりＰ１のゲート３３０
に結合されたＥＳＤ過渡電圧は異なる応用に対するＰＴ
ＬＳＣＲのＥＳＤトリガー電圧を調節するように制御さ
れる。
それの保持電圧は約−１から−２ボルトである。入力九
段１３０の入力１４０上の正のＥＳＤストレス電圧は−
１から−２ボルトの周辺にクランプされ、このレベル以
上に上昇しえない。故に厚いサブミクロン低電圧ＣＭＯ
Ｓ ＩＣ内の入力段１３０のより薄いゲート酸化物は完
全に保護される。Ｐ１のゲート３３０に結合された電圧
レベルはコンデンサＣｐの値を調整することにより調整
されうる。Ｃｐの適切な設計によりＰ１のゲート３３０
に結合されたＥＳＤ過渡電圧は異なる応用に対するＰＴ
ＬＳＣＲのＥＳＤトリガー電圧を調節するように制御さ
れる。
【００６５】斯くしてＰＴＬＳＣＲデバイスは効果的に
レイアウト領域の増加又はＥＳＤインプラントの付加的
なマスクなしにそれのみでＮＤモードＥＳＤ損傷に対し
てＣＭＯＳ ＩＣを保護する。更にまたラテラルＳＣＲ
１デバイス内への電力供給の能力により、本発明の回路
はロバストなＥＳＤ保護を提供する。何故ならばＰＴＬ
ＳＣＲデバイスは低いオン電圧で小さなレイアウト領域
内で高いＥＳＤストレスに耐えうるからである。
レイアウト領域の増加又はＥＳＤインプラントの付加的
なマスクなしにそれのみでＮＤモードＥＳＤ損傷に対し
てＣＭＯＳ ＩＣを保護する。更にまたラテラルＳＣＲ
１デバイス内への電力供給の能力により、本発明の回路
はロバストなＥＳＤ保護を提供する。何故ならばＰＴＬ
ＳＣＲデバイスは低いオン電圧で小さなレイアウト領域
内で高いＥＳＤストレスに耐えうるからである。
【００６６】入力ピン上のＥＳＤストレスの４つのモー
ドはそれぞれＮＴＬＳＣＲ，Ｄ１，Ｄ２，及びゲート結
合されたＰＴＬＳＣＲデバイスにより一対一に保護され
る。ゲート結合された回路３００の全てのＥＳＤ保護デ
バイスは非常に低い電圧レベル（わずか±０．６から±
２Ｖ）でＥＳＤオーバーストレス電圧をクランプする。
故に厚いサブミクロンＣＭＯＳ技術のより薄いゲート酸
化物は完全に保護される。
ドはそれぞれＮＴＬＳＣＲ，Ｄ１，Ｄ２，及びゲート結
合されたＰＴＬＳＣＲデバイスにより一対一に保護され
る。ゲート結合された回路３００の全てのＥＳＤ保護デ
バイスは非常に低い電圧レベル（わずか±０．６から±
２Ｖ）でＥＳＤオーバーストレス電圧をクランプする。
故に厚いサブミクロンＣＭＯＳ技術のより薄いゲート酸
化物は完全に保護される。
【００６７】人体モード（ＨＢＭ）及び機械モード（Ｍ
Ｍ）ＥＳＤを用いた本発明のＥＳＤ保護回路３００のテ
ストは本発明の回路３００が従来技術のＥＳＤ保護回路
よりよいＥＳＤ保護を提供することを示した。これは本
発明の回路３００のＥＳＤ保護能力を検証する物であ
る。簡単に言えば、本発明は相補式低電圧トリガーＳＣ
Ｒデバイスの利点をゲート結合技術に結合したＣＭＯＳ
オンチップＥＳＤ保護回路である。この結合は最小のシ
リコン層領域を用いる一方で付加的なＥＳＤインプラン
トマスクなしで厚いサブミクロンＣＭＯＳ ＩＣ内のよ
り薄いゲート酸化物のＥＳＤ保護を増加する。
Ｍ）ＥＳＤを用いた本発明のＥＳＤ保護回路３００のテ
ストは本発明の回路３００が従来技術のＥＳＤ保護回路
よりよいＥＳＤ保護を提供することを示した。これは本
発明の回路３００のＥＳＤ保護能力を検証する物であ
る。簡単に言えば、本発明は相補式低電圧トリガーＳＣ
Ｒデバイスの利点をゲート結合技術に結合したＣＭＯＳ
オンチップＥＳＤ保護回路である。この結合は最小のシ
リコン層領域を用いる一方で付加的なＥＳＤインプラン
トマスクなしで厚いサブミクロンＣＭＯＳ ＩＣ内のよ
り薄いゲート酸化物のＥＳＤ保護を増加する。
【００６８】本発明のＣＭＯＳオンチップＥＳＤ保護回
路はＰＴＬＳＣＲ及びＮＴＬＳＣＲデバイスのゲートに
ＥＳＤ過渡電圧を結合するゲート結合技術を用いる。こ
れはＥＳＤ電流をバイパスするように低電圧でラテラル
ＳＣＲデバイス（ＳＣＲ１，ＳＣＲ２）をオンする。ゲ
ート結合技術を用いることによりラテラルＳＣＲのオン
電圧は短チャンネルＰＭＯＳ及びＮＭＯＳデバイスＰ
１，Ｎ１のスナップバック降伏電圧より低い値に低下さ
れる。斯くして厚いサブミクロンＣＭＯＳ ＩＣ内の入
力段のより薄いゲート酸化物はＥＳＤ損傷に対して完全
に保護される。
路はＰＴＬＳＣＲ及びＮＴＬＳＣＲデバイスのゲートに
ＥＳＤ過渡電圧を結合するゲート結合技術を用いる。こ
れはＥＳＤ電流をバイパスするように低電圧でラテラル
ＳＣＲデバイス（ＳＣＲ１，ＳＣＲ２）をオンする。ゲ
ート結合技術を用いることによりラテラルＳＣＲのオン
電圧は短チャンネルＰＭＯＳ及びＮＭＯＳデバイスＰ
１，Ｎ１のスナップバック降伏電圧より低い値に低下さ
れる。斯くして厚いサブミクロンＣＭＯＳ ＩＣ内の入
力段のより薄いゲート酸化物はＥＳＤ損傷に対して完全
に保護される。
【００６９】本発明の回路は低電圧（より薄いゲート酸
化物を有する）、低コスト（ＥＳＤインプラントのな
い）、高密度（より少ないレイアウト領域で）、高速度
（最小の入力遅延）、高信頼性（高ＥＳＤ誤動作閾値）
の応用での厚いサブミクロンＣＭＯＳ ＩＣに対して非
常に適切である。本発明のＥＳＤ保護回路はまた厚いサ
ブミクロンＣＭＯＳ ＩＣの出力パッドを効果的に保護
するために適切である。本発明のＥＳＤ保護回路の製造
はＮウエル／Ｐ基板又はＰウエル／Ｎ基板プロセスを有
するＣＭＯＳ技術に完全にプロセス適合し、適切であ
る。
化物を有する）、低コスト（ＥＳＤインプラントのな
い）、高密度（より少ないレイアウト領域で）、高速度
（最小の入力遅延）、高信頼性（高ＥＳＤ誤動作閾値）
の応用での厚いサブミクロンＣＭＯＳ ＩＣに対して非
常に適切である。本発明のＥＳＤ保護回路はまた厚いサ
ブミクロンＣＭＯＳ ＩＣの出力パッドを効果的に保護
するために適切である。本発明のＥＳＤ保護回路の製造
はＮウエル／Ｐ基板又はＰウエル／Ｎ基板プロセスを有
するＣＭＯＳ技術に完全にプロセス適合し、適切であ
る。
【００７０】本発明の上記の実施例は例示のみを意図し
た物である。多くの代替的な実施例は当業者により請求
項の精神及び範囲から離れることなくなされうる。
た物である。多くの代替的な実施例は当業者により請求
項の精神及び範囲から離れることなくなされうる。
【図１】第二のＥＳＤ保護としてゲート接地されたＮＭ
ＯＳデバイスを用いた従来技術のＥＳＤ保護回路を示
す。
ＯＳデバイスを用いた従来技術のＥＳＤ保護回路を示
す。
【図２】相補的ＬＶＴＳＣＲデバイスを用いた従来技術
のＥＳＤ保護回路を示す。
のＥＳＤ保護回路を示す。
【図３】Ｎウエル／Ｐ基板ＣＭＯＳ技術でのゲート結合
されたＰＴＬＳＣＲ，ＮＴＬＳＣＲデバイスを含む本発
明によるＥＳＤ保護回路を示す。
されたＰＴＬＳＣＲ，ＮＴＬＳＣＲデバイスを含む本発
明によるＥＳＤ保護回路を示す。
【図４】Ｎウエル／Ｐ基板ＣＭＯＳ構造で形成された図
３のゲート結合されたＰＴＬＳＣＲ，ＮＴＬＳＣＲデバ
イスの断面図を示す。
３のゲート結合されたＰＴＬＳＣＲ，ＮＴＬＳＣＲデバ
イスの断面図を示す。
【図５】図４に示された構造のパタンレイアウトを示す
図である。
図である。
１００ ＣＭＯＳデバイス １１０ ＥＳＤ保護素子 Ｎａ ＮＭＯＳデバイス １２０ 入力パッド １３０ 入力段 Ｐ0 ＰＭＯＳデバイス Ｎ0 ＮＭＯＳデバイス １４０ 入力 １６０ 抵抗Ｒ出力 １６５ 内部回路 ２００、３００ ＥＳＤ保護回路 ３１０、３１０、３１６ エミッタ ３１２、３１４ コレクタ ３２０、３３６ ソース３２２、３３２ ドレイン ３２４、３２７ ベース ３３０、３４０ ゲート Ｃｐ、Ｃｎ コンデンサ ３２６、３３８ バルク ３３４ 端子 ４００ 構造 ４１０ Ｎ＋拡散 ５００ レイアウト Ｑ１’、Ｑ２’、Ｑ３’，Ｑ４’、Ｑ１，Ｑ２，Ｑ３，
Ｑ４ ＢＪＴ Ｐ１’、Ｐ１，Ｐ２ ＰＭＯＳデバイス Ｒｓｕｂ１’、Ｒｓｕｂ２’、Ｒｗ１’、Ｒｗ２’、Ｒ
ｗ３’、Ｒｗ４’、Ｒｓｕｂ１、Ｒｓｕｂ２、Ｒｗ１、
Ｒｗ２、Ｒｗ３、Ｒｗ４、Ｒｐ 抵抗 Ｎ１’，Ｎ１，Ｎ２ ＮＭＯＳデバイス Ｄ１’、Ｄ２’、Ｄ１、Ｄ２ 寄生ダイオード
Ｑ４ ＢＪＴ Ｐ１’、Ｐ１，Ｐ２ ＰＭＯＳデバイス Ｒｓｕｂ１’、Ｒｓｕｂ２’、Ｒｗ１’、Ｒｗ２’、Ｒ
ｗ３’、Ｒｗ４’、Ｒｓｕｂ１、Ｒｓｕｂ２、Ｒｗ１、
Ｒｗ２、Ｒｗ３、Ｒｗ４、Ｒｐ 抵抗 Ｎ１’，Ｎ１，Ｎ２ ＮＭＯＳデバイス Ｄ１’、Ｄ２’、Ｄ１、Ｄ２ 寄生ダイオード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/08 H01L 27/04 H01L 27/092
Claims (11)
- 【請求項１】 ＮＤモードＥＳＤストレスに対して保護
するためにＶＤＤとパッドとの間に接続され、ＮＳモー
ドＥＳＤストレスに対して保護するために第一の寄生ダ
イオードを有し、そのトリガー電圧をＰＭＯＳデバイス
のスナップバック降伏電圧に低下させるＰＭＯＳデバイ
スを含む第一の低電圧トリガーＳＣＲデバイスと、 パッドからの過渡電圧レベルを第一の低電圧トリガーＳ
ＣＲデバイスに結合するためにパッドと第一の低電圧ト
リガーＳＣＲデバイスとの間に接続され、そのトリガー
電圧をＰＭＯＳデバイスのスナップバック降伏電圧以下
に低下させる第一のコンデンサと、 ＰＳモードＥＳＤストレスに対して保護するためにＶＳ
Ｓとパッドとの間に接続され、ＰＤモードＥＳＤストレ
スに対して保護するために第二の寄生ダイオードを有
し、そのトリガー電圧をＮＭＯＳデバイスのスナップバ
ック降伏電圧に低下させるＮＭＯＳデバイスを含む第二
の低電圧トリガーＳＣＲデバイスと、 パッドからの過渡電圧レベルを第二の低電圧トリガーＳ
ＣＲデバイスに結合するためにパッドと第二の低電圧ト
リガーＳＣＲデバイスとの間に接続され、そのトリガー
電圧をＮＭＯＳデバイスのスナップバック降伏電圧以下
に低下させる第二のコンデンサとからなり、 該ＳＣＲデバイスはそれぞれゲート結合技術によりパッ
ドと結合され るＣＭＯＳＥＳＤ保護回路。 - 【請求項２】 該ＥＳＤ保護回路はＮウエル／Ｐ基板構
造を有する請求項１記載のＣＭＯＳ ＥＳＤ保護回路。 - 【請求項３】 該ＥＳＤ保護回路はＰウエル／Ｎ基板構
造を有する請求項１記載のＣＭＯＳ ＥＳＤ保護回路。 - 【請求項４】 該パッドは入力パッドである請求項１記
載のＣＭＯＳ ＥＳＤ保護回路。 - 【請求項５】 該パッドは出力パッドである請求項１記
載のＣＭＯＳ ＥＳＤ保護回路。 - 【請求項６】 該第一の低電圧トリガーＳＣＲはＶＤＤ
に結合される陽極とパッドに結合される陰極とを有し、
該第二の低電圧トリガーＳＣＲはパッドに結合される陽
極とＶＳＳに結合される陰極とを有する請求項１記載の
ＣＭＯＳ ＥＳＤ保護回路。 - 【請求項７】 陽極が第一の供給電圧に接続され、陰極
がパッドに接続され、そのトリガー電圧をＰＭＯＳデバ
イスのスナップバック降伏電圧に低下させるＰＭＯＳデ
バイスとパッドとＰＭＯＳデバイスのゲートとの間に接
続され、そのトリガー電圧をＰＭＯＳデバイスのスナッ
プバック降伏電圧以下に低下させる第一のコンデンサと
を含む第一のラテラルＳＣＲデバイスと、 陽極が第二の供給電圧に接続され、陰極がパッドに接続
され、そのトリガー電圧をＰＭＯＳデバイスのスナップ
バック降伏電圧に低下させるＮＭＯＳデバイスと、パッ
ドとＮＭＯＳデバイスのゲートとの間に接続され、その
トリガー電圧をＮＭＯＳデバイスのスナップバック降伏
電圧以下に低下させる第二のコンデンサとを含む第二の
ラテラルＳＣＲデバイスとからなり、 第一のラテラルＳＣＲはＮＤモードＥＳＤストレスに対
して保護し、第一のラテラルＳＣＲはＮＳモードＥＳＤ
ストレスに対して保護する第一の寄生ダイオードＤ１を
有し、 第二のラテラルＳＣＲはＰＳモードＥＳＤストレスに対
して保護し、第二のラテラルＳＣＲデバイスはＰＤモー
ドＥＳＤストレスに対して保護する第二の寄生ダイオー
ドＤ２を有す るＥＳＤ保護回路。 - 【請求項８】 該ＥＳＤ保護回路はＮウエル／Ｐ基板構
造を有する請求項７記載のＥＳＤ保護回路。 - 【請求項９】 該ＥＳＤ保護回路はＰウエル／Ｎ基板構
造を有する請求項７記載のＥＳＤ保護回路。 - 【請求項１０】 該パッドは入力パッドである請求項７
記載のＥＳＤ保護回路。 - 【請求項１１】 該パッドは出力パッドである請求項７
記載のＥＳＤ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318394A JP2815565B2 (ja) | 1995-12-06 | 1995-12-06 | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318394A JP2815565B2 (ja) | 1995-12-06 | 1995-12-06 | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162303A JPH09162303A (ja) | 1997-06-20 |
| JP2815565B2 true JP2815565B2 (ja) | 1998-10-27 |
Family
ID=18098671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318394A Expired - Fee Related JP2815565B2 (ja) | 1995-12-06 | 1995-12-06 | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
Country Status (1)
| Country | Link |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2430821B (en) * | 2004-02-07 | 2008-06-04 | Samsung Electronics Co Ltd | Buffer circuit having electrostatic discharge protection |
Family Cites Families (5)
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|---|---|---|---|---|
| JP2541518B2 (ja) * | 1986-06-25 | 1996-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| DE69022726T2 (de) * | 1989-05-17 | 1996-03-07 | Sarnoff David Res Center | Scr-schutzanordnung mit niedriger zündspannung und struktur. |
| JPH04196352A (ja) * | 1990-11-28 | 1992-07-16 | Nissan Motor Co Ltd | 半導体保護装置 |
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| US5400202A (en) * | 1992-06-15 | 1995-03-21 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
-
1995
- 1995-12-06 JP JP7318394A patent/JP2815565B2/ja not_active Expired - Fee Related
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|---|---|
| JPH09162303A (ja) | 1997-06-20 |
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