KR20060077116A - 이에스디 보호회로 및 그 제조방법 - Google Patents

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Abstract

본 발명은 이에스디(ESD) 보호회로 및 그 제조방법에 관한 것으로, 본 발명은 반도체 기판과, 상기 반도체 기판에 형성된 도전형 웰과, 상기 도전형 웰과 일부가 중첩되도록 형성된 도전형 드리프트와, 상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층과, 상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층과, 상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스와, 상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극을 포함하는 ESD 보호회로를 제공함으로써 래치업(latch up)의 위험에서 자유로운 ESD 보호회로를 구현하는 것이 가능하다.
ESD, ESD 보호회로, N-EDSCR, N-EDSCR_CPS, N-EDSCR_CPS_Bi

Description

이에스디 보호회로 및 그 제조방법{ESD PROTECTION CIRCUIT AND METHOD FOR MANUFACTURING THE SAME}
도 1은 기본적인 ESD(Electro-Static Discharge) 보호회로의 동작특성을 도시한 도면.
도 2는 종래기술에 따른 N-EDSCR(N-Type Extended Drain Silicon Controlled Rectifier) 소자를 도시한 단면도.
도 3 및 도 4는 도 2에 도시된 N-EDSCR 소자의 동작특성을 도시한 특성도.
도 5는 본 발명의 실시예1에 따른 N-EDSCR_CPS(N-EDSCR_Counter Pocket Source) 소자를 도시한 단면도.
도 6은 도 5에 도시된 N-EDSCR_CPS 소자를 이용한 멀티 핑거 구조를 갖는 이에스디 소자를 도시한 단면도.
도 7 및 도 8은 도 5에 도시된 N-EDSCR_CPS 소자의 동작특성을 도시한 특성도.
도 9는 도 5에 도시된 N-EDSCR_CPS 소자의 변형예를 도시한 단면도.
도 10은 도 9에 도시된 N-EDSCR_CPS 소자를 이용한 멀티 핑거 구조를 갖는 이에스디 소자를 도시한 단면도.
도 11a 내지 도 11e는 도 5에 도시된 N-EDSCR_CPS 소자의 제조방법을 도시한 단면도.
도 12는 본 발명의 실시예2에 따른 N-EDSCR_CPS_Bi(Bi-directional type N-EDSCR Device with Counter Pocket Source) 소자를 도시한 단면도.
도 13은 도 12에 도시된 N-EDSCR_CPS_Bi 소자를 이용한 멀티 핑거 구조를 갖는 이에스디 소자를 도시한 단면도.
도 14는 도 12에 도시된 N-EDSCR_CPS_Bi 소자의 변형예를 도시한 단면도.
도 15은 도 14에 도시된 N-EDSCR_CPS_Bi 소자를 이용한 멀티 핑거 구조를 갖는 이에스디 소자를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110, 210 : 기판
11, 111, 211 : p웰
12, 112, 212 : 소자 분리막
13, 113, 213 : 캐소드용 p+확산층
14, 114, 214 : 애노드용 p+확산층
15, 115, 215 : 캐소드용 n+확산층
16, 116, 216 : 애노드용 n+확산층
17, 117, 217 : n-드리프트
18, 118, 218 : 게이트 전극
19, 119, 219 : 확산 방지영역
20, 120, 220 : 캐소드 전극
21, 121, 221 : 애노드 전극
본 발명은 이에스디 보호회로 및 그 제조방법에 관한 것으로, 더욱 상세하게는, N-EDSCR(N-Type Extended Drain Silicon Controlled Rectifier) 소자를 이용한 이에스디 보호회로 및 그 제조방법에 관한 것이다.
반도체 칩의 입/출력패드 상에 가해지는 이에스디(Electro-Static Discharge, 이하, 'ESD'라 함)에 의하여 야기되는 서지전압과 서지전류에 대하여 내성이 요구되는 바, 일반적으로 반도체 칩의 입/출력패드에는 ESD 보호회로가 접속된다.
일반적으로 ESD 보호회로는 다음과 같은 기본적인 동작조건을 만족하여야 한다. 이러한 ESD 보호회로의 기본적인 동작조건을 도 1을 참조하여 구체적으로 설명하기로 한다.
첫째, 반도체 칩, 예컨대 마이크로 칩(micro chip)에 정상적인 동작전압(Operation Voltage, Vop)이 인가되는 경우 동작되지 않도록 설계되어져야 한다. 이에 따라, ESD 보호회로의 항복전압(Avalanche Breakdown Voltage, Vav) 및 활성 전압(Triggering Voltage, Vtr)은 마이크로 칩의 동작전압(Vop)보다 높아야 한다.
둘째, ESD 보호회로의 항복전압(Vav)보다 작은 전압이 인가되는 경우 ESD 보호회로에서 발생되는 누설전류(Leakage Current, loff)는 충분히 작도록 설계되어져야 한다.
세째, ESD 보호회로가 동작하는 동안 게이트 산화막(gate oxide)이 파손되지 않아야 한다. 이를 위해 활성전압(Vtr)과 열파괴전압(Thermal Breakdown Voltage, Vtb)이 게이트 산화막 파손전압(Gate Oxide Breakdown Voltage, Vgox)보다 낮아야 한다.
네째, ESD 보호회로는 래치업(latch up)에 의해 비정상적으로 동작되지 않아야 한다. 이를 위해 ESD 보호회로는 충분한 안전 여유도(Safety Margin, ΔV)를 가지고, 스냅백 저지전압(Snapback Holding Voltage, Vh)이 마이크로 칩의 동작전압(Vop)보다 높아야 하거나, 활성전류(Triggering Current, Itr)가 충분히 높아야 한다.
다섯째, ESD 보호회로는 ESD 스트레스 전류(stress current)에 대해 충분한 내성을 갖도록 설계되어져야 한다. 이를 위해 ESD 보호회로는 열파괴가 발생하기 전에 충분히 많은 양의 ESD 스트레스 전류를 패스(pass)시킬 수 있도록 설계되어져야 한다.
여섯째, ESD 보호회로는 멀티 핑거(Multi-Finger) 구조를 형성하는 경우 각각의 핑거가 균일하게 동작되도록 설계되어져야 한다. 즉, 멀티 핑거 구조에 있어서, 특정 핑거에 트리거링(triggering)이 발생하고, 이를 통해 열파괴가 발생하기 전 다른 핑거에서도 트리거링이 발생하도록 하여 함께 ESD 스트레스 전류에 대응해야 한다. 이를 위해 열파괴전압(Vtb)이 활성전압(Vtr)에 비해 높거나, 또는 적어도 비슷해야 한다.
상술한 바와 같은 동작조건으로 설계되어야 하는 ESD 보호회로 중 하나가 도 2에 도시되었다. 도 2는 고전압에서 동작하는 마이크로 칩에 적용되는 ESD 보호회로로서, 전형적인 N-EDSCR(N-Type Extended Drain Silicon Controlled Rectifier) 소자를 도시한 단면도이다.
도 2를 참조하면, N-EDSCR 소자에 있어서, p형 기판(10) 내에는 p웰(11)이 형성된다. p웰(11) 내에는 n-드리프트(n-drift, 17)가 형성된다. n-드리프트(7)와 일정 거리로 이격되도록 p웰(11) 내에는 캐소드(cathode)용으로 p+확산층(13)과, n+확산층(15)이 형성된다. 그리고, n-드리프트(17) 내에는 애노드(anode)용으로 p+확산층(14)과, n+확산층(16)이 형성된다.
캐소드용 n+확산층(15)과 n-드리프트(17) 사이의 p웰(11) 상에는 게이트 전극(18)이 배치된다. 이때, 캐소드용 n+확산층(15)은 게이트 전극(18)과 인접하게 배치고, n-드리프트(17)은 게이트 전극(18)과 인접하게 배치되거나, 일부가 상호 중첩되도록 배치된다.
캐소드용 p+확산층(13)과 n+확산층(15) 사이, 애노드용 p+확산층(14)와 p웰(11) 사이, 그리고 캐소드용 p+확산층(13)과 기판(10) 사이에는 각각 이 들을 전기적으로 분리시키기 위하여 STI(Shallow Trench Isolation) 공정을 통해 소자 분리막(12)이 형성된다. 또한, n-드리프트(17)와 p웰(11) 사이와, 캐소드용 p+확산층 (13)과 n+확산층(15) 사이에 형성된 소자 분리막(12)이 하부에는 확산 방지영역(19)이 형성된다.
이러한 구성으로 형성된 캐소드용 p+확산층(13), 캐소드용 n+확산층(15) 및 게이트 전극(18)은 서로 전기적으로 접속되어 캐소드 전극(20)을 이루고, 애노드용 n+확산층(16) 및 애노드용 p+확산층(14)은 서로 접속되어 애노드 전극(21)을 이룬다.
상술한 구성을 갖는 N-EDSCR 소자의 동작특성을 살펴보면, 우선 캐소드 전극(20)에 접지(ground), 애노드 전극(21)에 양(positve)의 극성으로 ESD 스트레스가 가해지는 경우, 가해지는 ESD 스트레스에 대응하여 래터럴(lateral) NPN BJT(Bipolar Junction Transistor)와 버티컬(vertical) PNP BJT가 상호 결합되어 이루어진 SCR(Silicon Controlled Rectifier)이 동작하여 ESD 스트레스를 완화시킨다.
이때, 래터널 NPN BJT의 항복전압은 n-드리프트(17)와 p웰(11)의 래터럴 항복전압에 의해 결정되며, 버티컬 PNP BJT의 항복전압은 n-드리프트(17)와 p웰(11)의 버티컬 항복전압에 의해 결정된다. 일반적으로, 래터널 항복전압이 버티컬 항복전압보다 낮다. 따라서, N-EDSCR 소자의 항복전압은 n-드리프트(17)와 p-웰(11)의 래터널 항복전압에 의해 결정된다.
일반적으로, 게이트 전극(18)에 인접한 n-드리프트(17) 영역의 가장자리와 애노드용 n+확산층(16) 영역의 가장자리 사이의 거리(도시된 'S'참조)가 감소할 수록 N-EDSCR 소자의 항복전압과 활성전압이 감소한다. 그러나, 'S'값이 지나치게 감 소하는 경우 항복전압보다 낮은 전압이 인가되었을 때 누설전류가 증가하는 문제가 발생한다.
한편, 캐소드 전극(20)과 애노드 전극(21)에 반대의 극성이 인가되는 경우,즉 캐소드 전극(20)에 양전압, 애노드 전극(21)에 접지로 ESD 스트레스가 가해지는 경우, p웰(11)과 n-드리프트(17)가 순방향 바이어스가 인가된 다이오드(diode)로 동작하여 ESD 스트레스에 대응한다.
도 3 및 도 4는 도 2의 구성을 갖는 N-EDSCR 소자에 ESD 스트레스가 가해지는 상황에서의 전류-전압 특성을 시뮬레이션(simulation)을 통해 분석한 그래프들이다. 이때, ESD 스트레스 조건은 캐소드 전극에 접지, 애노드 전극에 양전압이 인가된 조건이다.
도 3 및 도 4에 도시된 바와 같이, N-EDSCR 소자에서 항복과 트리거링이 발생하는 시점에서는 기생(parasitic) NPN BJT만 동작하기 때문에 대부분의 전류는 소자의 표면에 집중된다. 이로 인하여, 중요 전류 경로는 평균적으로 상당히 높은 내부저항(ON-state resistance)을 갖게 된다. 따라서, 캐소드 전극(20)과 애노드 전극(21) 사이에는 일정한 전압이 걸리게 된다(도 3 및 4에 도시된 '(A)' 부근 참조).
그러나, N-EDSCR 소자로 유입되는 전류가 증가하면서 기생 PNP BJT가 동작하게 되고, 이로 인하여 전류는 소자의 표면 뿐만 아니라, 소자의 깊이(depth) 방향으로 넓게 분포하게 된다. 이와 같이, 전류 경로가 깊이 방향으로 넓게 분포하게 되면, 결국 중요 전류 경로는 평균적으로 매우 낮은 내부저항을 갖게 된다. 그 결 과 캐소드 전극(20)과 애노드 전극(21) 사이에는 매우 낮은 전압이 걸리게 된다(도 3 및 도 4에 도시된 '(B)' 부근 참조).
그렇지만, N-EDSCR 소자로 유입되는 전류가 증가하여도 깊이 방향으로 넓게 퍼져 있는 전류 분포와 낮은 동작 저항을 갖는 상황은 본질적으로 동일하게 유지되기 때문에 소자에서 열적파괴가 발생하는 시점까지도 캐소드 전극(20)과 애노드 전극(21) 사이에는 매우 낮은 전압이 걸리게 된다(도 3 및 도 4에 도시된 '(C)' 부근 참조)
한편, 시뮬레이션을 통해 추출한 전류-전압 특성에 의하면, 스냅백 저지전압은 동작전압보다 낮아지고, 열적항복전압은 활성전압보다 낮은 것을 알 수 있다. 결론적으로, N-EDSCR 소자는 스냅백 저지전압이 동작전압보다 낮기 때문에 래치업의 위험성에 노출되어 있다. 이 뿐만 아니라, 열적항복전압이 활성전압에 비해 낮기 때문에 멀티 핑거 구조를 형성할 경우 각각의 핑거가 모두 안정적으로 동작하는 것을 보장하기 어렵다. 이러한 문제점으로 인해 N-EDSCR 소자는 ESD 보호회로로 적용할 수 없다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, N-EDSCR 소자를 이용하여 안정적인 ESD 보호회로를 구현하는데 있어서, 래치업에 기인한 문제점을 해결할 수 있는 ESD 보호회로 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, N-EDSCR 소자를 이용하여 멀티 핑거 구조를 형성할 경우 각각의 핑거가 모두 안정적으로 동작하지 못하는 문제점을 개선할 수 있는 ESD 보호회로와 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판과, 상기 반도체 기판에 형성된 도전형 웰과, 상기 도전형 웰과 일부가 중첩되도록 형성된 도전형 드리프트와, 상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층과, 상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층과, 상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스와, 상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극을 포함하는 ESD 보호회로를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 반도체 기판과, 상기 반도체 기판에 형성된 도전형 웰와, 상기 도전형 웰 내에 형성된 도전형 드리프트와, 상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층과, 상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층과, 상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스와, 상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극을 포함하는 ESD 보호회로를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 도전형 웰, 소자 분리막 및 확산 방지영역이 형성된 반도체 기판이 제공되는 단계와, 상기 소자 분리막과 상기 확산 방지영역의 일측벽과 접속되는 도전형 소오스를 형성하는 단계와, 상기 도전형 웰과 적어도 일부가 중첩되도록 도전형 드리프트를 형성하는 단계와, 상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 도전형 전극을 형성하는 단계와, 상기 도전형 웰과 상기 도전형 드리프트 내에 각각 제1 도전형 확산층을 형성하는 단계와, 상기 도전형 웰 내에서 상기 소자 분리막을 통해 상기 제1 도전형 확산층과 분리되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 제2 도전형 확산층을 형성하는 단계을 포함하는 ESD 보호회로의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예1
도 5는 본 발명의 실시예1에 따른 ESD 보호회로를 설명하기 위하여 도시한 단면도이다.
도 5를 참조하면, 실시예1에 따른 ESD 보호회로는, N-EDSCR 구조에 p웰(111) 영역이 축소되고, 이로 인하여 n-드리프트(117) 영역의 일부(또는, 전체)와 n-드리프트(117) 내부에 존재하는 애노드용 n+확산층(116) 및 p+확산층(114) 영역이 기판 (110)에 노출되게 된다.
p웰(111) 영역은 캐소드용 p+확산층(113) 및 n+확산층(115)을 포함한다. 또한, p웰(111) 영역은 n-드리프트(117) 영역의 일부와 중첩되도록 n-드리프트(117) 영역의 일부를 포함할 수 있다. 또는, p웰(111) 영역의 일부분이 n-드리프트(117) 영역의 일부분과 접촉된 구조로 형성될 수 있다.
p웰(111) 영역의 내부에 존재하고, n+확산층(115) 영역에 대해 일정한 중첩 마진(margin)을 확보하도록 n+확산층(115)과 반대 타입인 p타입 카운터 포켓 소오스 임플란트(p-type counter pocket source implant) 공정을 진행하여 카운터 포켓 소오스(122)가 형성된다. 카운터 포켓 소오스(122)는 n+확산층(115)을 둘러 싸도록 형성되고, n-드리프트(117) 영역과 일정 거리 이격되도록 배치된다. 이러한 카운터 포켓 소오스(122)는 캐소드용 n+확산층(115)의 임플란트 도즈(implant dose)(예컨대, 1015cm-3내지 1016cm-3)보다는 낮고, n-드리프트(117)의 임플란트 도즈(예컨대, 1013cm-3)보다는 높도록 형성하는 것이 바람직하다.
캐소드용 n+확산층(115)과 n-드리프트(117) 사이의 p웰(111) 상에는 게이트 전극(118)이 배치된다. 이때, 캐소드용 n+확산층(115)은 게이트 전극(118)과 인접하게 배치고, n-드리프트(117)는 게이트 전극(118)과 인접하게 배치되거나, 일부가 상호 중첩되도록 배치된다.
캐소드용 p+확산층(113)과 n+확산층(115) 및/또는 p+확산층(122) 사이, 애노드용 p+확산층(114)와 p웰(111) 사이, 그리고 캐소드용 p+확산층(113)과 기판 (110) 사이에는 각각 이 들을 전기적으로 분리시키기 위하여 STI 공정을 통해 소자 분리막(112)이 형성된다. 또한, n-드리프트(117)와 p웰(111) 사이와, 캐소드용 p+확산층(113)과 n+확산층(115) 사이에 형성된 소자 분리막(112)이 하부에는 확산 방지영역(119)이 형성된다.
이러한 구성으로 형성된 캐소드용 p+확산층(113), 캐소드용 n+확산층(115) 및 게이트 전극(118)은 서로 전기적으로 접속되어 캐소드 전극(120)을 이루고, 애노드용 n+확산층(116) 및 애노드용 p+확산층(114)은 서로 접속되어 애노드 전극(121)을 이룬다.
이러한 구성을 갖는 N-EDSCR_CPS(N-EDSCR_Counter Pocket Source) 소자에 대해 캐소드 전극(120)에는 접지, 애노드 전극(121)에는 양전압으로 ESD 스트레스가 가해지는 경우, 래터럴 NPN BJT와 버티컬 PNP BJT가 상호 결합한 SCR이 동작하여 ESD 스트레스에 대응한다. 이때, 래터럴 NPN BJT의 항복전압은 n-드리프트(117)와 p웰(111)(또는, 기판(110))의 래터널 파괴전압에 의해 결정되고, 버티컬 PNP BJT의 항복전압은 n-드리프트(117)와 p웰(111)(또는, 기판(110))의 버티컬 파괴전압에 의해 결정되는데, 래터널 항복전압과 버티컬 항복전압에 비해 작다. 따라서, N-EDSCR의 항복전압은 n-드리프트(117)와 p웰(111)(또는, 기판(110))의 래터럴 파괴전압에 의해 좌우된다.
실시예1에 따른 구조를 갖는 N-EDSCR_CPS 소자는 카운터 포켓 소오스(122)의 형성과, p웰(111) 영역의 축소에 의해 활성전압과 활성전류는 함께 증가하는 양상을 보인다. 이러한 구조에서 n-드리프트(117)와 애노드용 n+확산층(116)의 가장자 리 사이의 거리(S)를 감소시키면 항복전압을 감소시킴과 동시에 활성전압을 크게 감소시킬 수 있다. 이때 'S'값의 감소에 따른 활성전류의 변화는 크지 않다. 따라서, 카운터 포켓 소오스(122)의 추가에 따른 영향으로 증가한 활성전압의 증가는 'S'값을 변화시킴으로써 조절할 수 있다. 더욱이, 카운터 포켓 소오스(122)은 누설전류를 감소시키는 효과가 있다. 따라서, 'S'값을 감소시켜도 누설전류가 커지는 문제는 발생하지 않는다. 결론적으로, p웰(111)을 부분적으로 형성하고, 카운터 포켓 소오스(122)을 추가한 상태에서 'S'값을 최적화시키면 항복전압, 활성전압, 그리고 활성전류를 각각 독립적으로 조절할 수 있다.
한편, ESD 스트레스가 반대의 극성, 즉 캐소드 전극(120)에 양전압, 애노드 전극(121)에 접지로 ESD 스트레스가 가해지는 경우에는 p웰(111)(또는, 기판(110))과 n-드리프트(117)가 순방향 바이어스가 인가된 다이오드로 동작하여 ESD 스트레스에 대응하게 된다.
도 6은 도 5에 도시된 N-EDSCR_CPS 소자를 근간으로 하여 멀티 핑거 구조를 구현한 단면도이다. 도 6에 도시된 바와 같이, 멀티 핑거 구조는 도 5에 도시된 캐소드 전극(120)과 연결된 영역과 애노드 전극(121)과 연결된 영역이 대칭적으로 반복하여 배치된 구조를 갖는다.
도 6을 참조하면, 멀티 핑거 구조는, 기판(110) 내에 3개의 p웰(101a 내지 101c) 영역이 형성되고, p웰(101a) 영역에는 캐소드용 p+확산층(113) 및 n+확산층(115)이 형성된다. 또한, p웰(101a) 영역에는 캐소드용 n+확산층(115)을 감싸도록 카운터 포켓 소오스(122)가 형성된다. n-드리프트(117) 영역은 일부가 p웰(101a) 영역에 포함되도록 p+확산층(122)과 일정 거리 이격되도록 형성된다. n-드리프트(117) 영역에는 2개의 애노드용 n+확산층(116)과, 이 n+확산층(116) 사이에 개재되도록 p+확산층(114)이 형성된다. 이때, n+확산층(116)은 n-드리프트(117)의 끝단(게이트 전극(118)과 인접하게 형성된 영역으로부터)과 일정 거리(S) 만큼 이격되도록 형성한다.
p웰(101b) 영역은 서로 인접하게 형성된 n-드리프트(117) 영역의 일부를 포함하도록 형성된다. 이러한 p웰(101b) 영역에는 인접한 n-드리프트(117) 사이에 캐소드용 p+확산층(115)이 형성되며, 이 캐소드용 p+확산층(115)을 감싸도록 카운터 포켓 소오스(122)이 형성된다. 또한, p웰(101b) 상에는 p+확산층(115)을 경계로 양측에 게이트 전극(118)이 형성된다. p웰(101c) 영역과 일부를 공유하는 n-드리프트(117) 영역에는 2개의 애노드용 n+확산층(116)과, 이 n+확산층(116) 사이에 개재되도록 p+확산층(114)이 형성된다.
p웰(101c) 영역에는 p웰(101a) 영역에서와 마찬 가지로, 캐소드용 p+확산층(113) 및 n+확산층(115)이 형성된다. 또한, p웰(101c) 영역에는 캐소드용 n+확산층(115)을 감싸도록 p+확산층(122)이 형성된다. 이러한 p웰(101c) 영역은 p웰(101b)과 일부를 공유하는 n-드리프트(117)의 일부를 포함하거나, 포함하지 않을 수도 있다. 또한, n-드리프트(11)와 카운터 포켓 소오스(122) 사이의 p웰(101c) 상에는 게이트 전극(118)이 형성된다.
이러한 구성을 갖는 멀티 핑거 구조는 캐소드 전극(120)에 접지, 애노드 전극(121)에 양전압으로 ESD 스트레스가 가해지는 경우 상술한 실시예1의 N- EDSCR_CPS 소자와 동일하게 동작하여 ESD 스트레스에 대응한다. 물론, ESD 스트레스가 반대의 극성으로 가해지는 경우에도 N-EDSCR_CPS 소자와 동일하게 동작하여 ESD 스트레스에 대응한다.
도 7 및 도 8은 도 5의 구성을 갖는 N-EDSCR_CPS 소자에 ESD 스트레스가 가해지는 상황에서의 전류-전압 특성을 시뮬레이션을 통해 분석한 그래프들이다. 이때, ESD 스트레스 조건은 캐소드 전극에 접지, 애노드 전극에 양전압이 인가된 조건이다.
도 7 및 도 8을 참조하면, N-EDSCR_CPS 소자는 도 5에 도시된 바와 같이 추가된 카운터 포켓 소오스(122)의 영향으로 인하여 항복전압보다 낮은 전압이 인가되는 경우 발생하는 누설전류가 도 2에 도시된 기존의 N-EDSCR 소자에 비해 약 10-4배 정도 감소된다.
N-EDSCR_CPS 소자에서 항복 및 트리거링이 발생하는 시점에서는 도 2에 도시된 N-EDSCR 소자와 마찬 가지로 기생 NPN BJT만 동작하기 때문에 대부분의 전류는 표면에 집중된다. 이로 인하여, 중요 전류 경로는 평균적으로 상당히 높은 내부저항을 갖게 된다. 따라서, 캐소드 전극(120)과 애노드 전극(121) 사이에는 일정한 전압이 걸리게 된다.
한편, N-EDSCR_CPS 소자에서는 도 5에 도시된 바와 같이 p웰(111) 영역이 n-드리프트(117) 영역의 일부를 포함하는 구조, 또는 일부가 n-드리프트(117) 영역의 일부와 접촉된 구조(이하, '파셜(partial) p웰 구조'라 함)와, 캐소드용 n+확산층 (115)을 감싸도록 카운터 포켓 소오스(122)이 형성된 구조의 영향으로 인하여 활성전류가 증가하는 양상을 나타낸다.
도 7 및 도 8에 도시된 시뮬레이션 그래프의 경우 N-EDSCR_CPS 소자의 단위 폭(width)당 트리거링 전류가 1mA/㎛ 이상인 것으로 나타난다. 즉, N-EDSCR_CPS 소자의 전체 폭이 100㎛ 이상이면, 트리거링에 필요한 전류는 100㎃를 초과하게 된다. 따라서, N-EDSCR_CPS 소자에서는 그 전체 폭을 증가시켜 활성전류를 증가시킴으로써 래치업에서 자유로운 소자를 구현하는 것이 가능하다(도 7 및 도 8에 도시된 '(A)' 부근 참조).
또한, N_EDSCR_CPS 소자로 유입되는 전류가 증가하면서 기생 PNP BJT가 동작하게 되고, 이러한 전류는 소자의 표면 뿐만 아니라, 소자의 깊이 방향으로 넓게 분포하게 된다. 이처럼 전류 경로가 깊이 방향으로 넓게 분포하지만, 파셜 p웰(111) 구조와 카운터 포켓 소오스(122)의 영향으로 인해 중요 전류 경로는 여전히 평균적으로 높은 내부저항을 띄게 된다. 따라서, 캐소드 전극(120)과 애노드 전극(121) 사이에는 여전히 일정한 전압이 걸리게 된다(도 7 및 도 8에 도시된 '(B)' 부근 참조).
그렇지만, N-EDSCR_CPS 소자로 유입되는 전류가 점차 증가하여도 소자의 내부저항은 크게 바뀌지 않는다. 이 때문에 캐소드 전극(120)과 애노드 전극(121) 사이에 걸리는 전압은 두 전극(120, 121) 사이에 흐르는 전류에 비례하여 증가한다. (도 7 및 도 8에 도시된 '(C)' 부근 참조).
한편, 시뮬레이션을 통해 추출한 전류-전압 특성에 의하면, N-EDSCR_CPS 소 자에서는 소자 깊이를 증가시킴으로써 활성전류를 쉽게 증가시킬 수 있다. 또한, 스냅백 저지전압은 동작전압보다 높게 생성할 수 있다. 따라서, 실시예1에서 개시된 N-EDSCR_CPS 소자와 같이 래치업의 위험에서 자유로운 ESD 보호회로를 설계하는 것이 가능하다.
그러나, N-EDSCR_CPS 소자는 그 동작특성상 도 2에 도시된 기존의 N-EDSCR 소자에 비해 열파괴전류가 감소하는 경향을 보일 수 있다. 그러나, N-EDSCR_CPS 소자의 열파괴전류는 여전히 상당히 큰 값을 나타내기 때문에 ESD 보호회로로 사용하는데 있어서 별 문제는 없다. 더욱이, 이러한 N-EDSCR_CPS 소자에서 열파괴전류의 감소는 멀티 핑거 구조에서 핑거의 개수를 증가시킴으로써 해결할 수 있다. 이처럼 N-EDSCR_CPS 소자에서는 열파괴전류가 감소하는 반면, 열파괴전압은 활성전압보다 높게 생성할 수 있다. 따라서, N-EDSCR_CPS 소자를 이용하여 멀티 핑거 구조를 형성할 경우에는 각각의 핑거가 모두 안정적으로 동작하는 것이 가능하다. 따라서, N-EDSCR_CPS 소자는 도 1에 명시되어 있는 ESD 보호회로의 기본동작 조건과 부합하는 전류-전압 특성을 얻을 수 있다. 따라서, 안정적인 ESD 보호회로를 구현하는 것이 가능하다.
상술한 바와 같이, 실시예1에서는 N-EDSCR_CPS 소자에서는 파셜 p웰(111) 구조와 카운터 포켓 소오스(122)을 추가한 구조(도 5참조), 모두 적용한 구조가 개시되어 있으나, 이는 일례로서, 도 9에 도시된 바와 같이 파셜 p웰(111) 구조는 적용하지 않고, 카운터 포켓 소오스(122) 만을 추가한 구조로만 N-EDSCR_CPS 소자를 구현할 수도 있다.
이 경우, 도 9에 도시된 바와 같이, N-EDSCR_CPS 소자에서는 p웰(111) 영역이 캐소드용 p+확산층(113) 및 n+확산층(115), 그리고 n-드리프트(117)를 모두 감싸도록 형성된다. 물론, 캐소드용 n+확산층(115)을 감싸는 구조를 갖는 p+확산층(122)이 추가된다. 이처럼 p+확산층(122)이 추가된 구조만으로도 도 7 및 도 8을 통해 상술한 바와 같이 스냅백 저지전압을 동작전압보다 높게 생성하는 효과를 얻을 수 있다. 즉, 래치업에서 자유로운 ESD 보호회로를 구현할 수 있다. 단, 기판 도핑(substrate doping) 조건이 변함으로 인해 활성전압과 활성전류가 약간 차이가 난다.
도 10은 도 9에 도시된 N-EDSCR_CPS 소자를 이용하여 멀티 핑거 구조를 구현한 단면도이다. 도 6에 도시된 멀티 핑거 구조와 달리 각각의 핑거가 하나의 p웰(111) 영역을 공유하는 구조로 이루어진다. 즉, p웰(111) 영역이 캐소드용 p+확산층(113) 및 n+확산층(115), n-드리프트(117), 애노드용 n+확산층(116) 및 p+확산층(114)을 포함한다.
이하에서는, 실시예1의 N-EDSCR_CPS 소자의 제조방법을 도 11a 내지 11e를 참조하여 설명하기로 한다. 도 11a 내지 도 11e에서 도시된 참조번호들 중 도 5에 도시된 참조번호와 동일한 참조번호는 동일한 기능을 수행하는 동일한 구성요소이다.
도 11a를 참조하면, p-형 기판(110) 내에 p타입 임플란트 공정을 실시하여 p웰(111)을 형성한다. 이때, p타입 임플란트 공정시 도즈는 1012cm-3 이하로 실시한 다.
이어서, STI 공정을 실시하여 기판(110)의 소정 영역에 트렌치(trench, 미도시)를 형성한다.
이어서, 도 11b에 도시된 바와 같이 소자 분리막(112)들 중 해당 소자 분리막(112) 하부에 각각 확산 방지영역(119)을 형성한다. 이때, 확산 방지영역(119)은 n 필드 스탑(n field stop) 영역으로서, p타입 임플란트 공정을 실시하여 1012cm-3 내지 1013cm-3 도즈로 형성된다.
이어서, 트렌치가 매립되도록 HDP(High Density Plasma) 산화막으로 소자 분리막(112)을 형성한다.
이어서, p타입 임플란트 공정을 실시하여 카운터 포켓 소오스(122)를 형성한다. 이때, p타입 임플란트 공정은 1013cm-3 내지 1014cm-3 도즈로 진행하는 것이 바람직하다.
이어서, 도시되지 않았지만, p타입 임플란트 공정을 실시하여 p-드리프트 영역을 형성한다.
한편, 상기에서는 카운터 포켓 소오스(122)가 확산 방지영역(119)이 형성된 후 형성되는 것으로 기술되어 있으나, 이는 일례로서, 확산 방지영역(119) 형성전에 형성하거나, 확산 방지영역(119)과 동시에 형성하거나, p-드리프트 영역과 동시에 형성할 수도 있다. 또한, 확산 방지영역(119) 형성공정시 일차적으로 카운터 포켓 소오스(122) 영역을 형성한 후 p-드리프트 영역 형성공정시 이와 동시에 공정을 다시 한번 진행하여 형성할 수도 있다.
이처럼, 카운터 포켓 소오스(122) 형성공정을 확산 방지영역(119)과 p-드리프트 영역 형성공정과 연계하여 실시하는 이유는 카운터 포켓 소오스(122)을 형성하기 위한 p타입 임플란트 공정시 가해지는 열적 조건이 확산 방지영역(119)과 p-드리프트 영역 형성공정시와 유사하기 때문이다. 따라서, 소자의 효율 측면에서 카운터 포켓 소오스(122) 형성공정을 확산 방지영역(119)과 p-드리프트 영역 형성공정과 연계하여 수행하는 것이 바람직하다.
이어서, 도 11c에 도시된 바와 같이 n타입 임플란트 공정을 실시하여 일부가 p웰(111)에 포함되도록 n-드리프트(117)를 형성한다. 이때, n타입 임플란트 공정은 1013cm-3도즈로 실시한다.
이어서, 도 11d에 도시된 바와 같이 카운터 포켓 소오스(122)와 n-드리프트(117) 사이의 p웰(111) 상에 게이트 전극(118)을 형성한다. 이때, 게이트 전극(118)은 게이트 절연막, 폴리 실리콘막으로 이루어지며, 양측벽에는 스페이서가 형성된다.
이어서, 도 11e에 도시된 바와 같이 p타입 임플란트 공정과 n타입 임플란트 공정을 실시하여 p웰(111) 내에 캐소드용 p+확산층(113) 및 n+확산층(115)을 형성하고, n-드리프트(117) 내에 애노드용 n+확산층(116) 및 p+확산층(114)을 형성한다. 이때, 캐소드용 p+확산층(113)과 애노드용 p+확산층(114)을 형성하기 위한 p타입 임플란트 공정은 1015cm-3 내지 1016cm-3도즈로 실시하고, 캐소드용 n+확산층(115) 과 애노드용 n+확산층(116)을 형성하기 위한 n타입 임플란트 공정은 1015cm-3 내지 1016cm-3도즈로 실시한다.
실시예2
도 12는 본 발명의 실시예2에 따른 ESD 보호회로를 설명하기 위하여 도시한 단면도이다. 여기서, 실시예2에 따른 ESD 보호회로는 N-EDSCR_CPS의 다른 실시예로 N-EDSCR_CPS_Bi(Bi-directional type N-EDSCR Device with Counter Pocket Source) 소자를 도시하였다.
도 12를 참조하면, 실시예2에 따른 ESD 보호회로에서는, 도 5에 도시된 실시예1에 따른 N-EDSCR_CPS 소자와 마찬 가지로 p웰(211) 영역이 축소(파셜 p웰 구조)되고, 이로 인하여 애노드 측의 n-드리프트(217) 영역의 일부(또는, 전체)와 n-드리프트(217) 내부에 존재하는 애노드용 n+확산층(216) 및 p+확산층(214) 영역이 p타입 기판(210)에 노출되게 된다.
p웰(211) 영역은 캐소드용 p+확산층(213) 및 n+확산층(215)을 포함한다. 또한, p웰(211) 영역은 n-드리프트(217) 영역의 일부와 중첩되도록 n-드리프트(217) 영역의 일부를 포함할 수 있다. 또는, p웰(211) 영역의 일부분이 n-드리프트(217) 영역의 일부분과 접촉된 구조로 형성될 수 있다. 또한, n-드리프트(217)는 애노드 측 뿐만 아니라, 캐소드 측에도 형성되는데, 캐소드용 n+확산층(215)을 감싸도록 형성된다. 여기서, 캐소드용 n+확산층(215)은 소자 분리막(212)과 소정 거리 이격된다.
p웰(211) 영역의 내부에 존재하고, 캐소드 측 n-드리프트(217)을 감싸도록 n-드리프트(217)와 반대 타입인 p타입 카운터 포켓 소오스 임플란트 공정을 진행하여 카운터 포켓 소오스(222)가 형성된다. 카운터 포켓 소오스(122)는 캐소드 측 n- 드리프트(217)를 둘러 싸도록 형성되고, 애노드 측의 n-드리프트(217) 영역과 일정 거리 이격되도록 배치된다. 이러한 카운터 포켓 소오스(222)는 캐소드용 n+확산층(215)의 임플란트 도즈(예컨대, 1015cm-3내지 1016cm-3)보다는 낮고, n-드리프트(217)의 임플란트 도즈(예컨대, 1013cm-3)보다는 높도록 형성하는 것이 바람직하다.
캐소드 측 n-드리프트(217)과 애노드 측의 n-드리프트(217) 사이의 p웰(211) 상에는 게이트 전극(218)이 배치된다. 캐소드용 p+확산층(213)과 캐소드 측 n-드리프트(217) 사이, 애노드 측 n-드리프트(217)과 기판(210) 사이, 그리고 캐소드용 p+확산층(113)과 기판(110) 사이에는 각각 이 들을 전기적으로 분리시키기 위하여 STI 공정을 통해 소자 분리막(212)이 형성된다. 또한, 캐소드용 p+확산층(213)과 캐소드 측 n-드리프트(217) 사이와, 애노드 측 n-드리프트(217)와 기판(210) 사이에 형성된 소자 분리막(212)의 하부에는 n 필드 스탑영역으로 확산 방지영역(219)이 형성된다.
이러한 구성으로 형성된 캐소드용 p+확산층(213), 캐소드용 n+확산층(215) 및 게이트 전극(218)은 서로 전기적으로 접속되어 캐소드 전극(220)을 이루고, 애노드용 n+확산층(216) 및 애노드용 p+확산층(214)은 서로 접속되어 애노드 전극(221)을 이룬다.
도 13은 도 12에 도시된 N-EDSCR_CPS_Bi 소자를 근간으로 하여 멀티 핑거 구조를 구현한 단면도이다. 도 13에 도시된 바와 같이, 멀티 핑거 구조는 도 12에 도시된 캐소드 전극(220)과 연결된 영역과 애노드 전극(221)과 연결된 영역이 대칭적으로 반복하여 배치된 구조이다. 도 13에 도시된 멀티 핑거 구조는 도 6에 도시된 N-EDSCR_CPS 소자를 이용한 멀티 핑거 구조와 달리 도 12를 통해 설명한 바와 같이 카운터 포켓 소오스(222) 영역 내부에 형성된 n-드리프트(222) 내에 캐소드용 n+확산층(215)이 형성된다. 이외에는 도 6에 도시된 멀티 핑거 구조의 배치와 유사하기 때문에 구체적인 동작 특성은 도 6에 도시된 멀티 핑거 구조의 동작 특성으로 대신하기로 한다.
상술한 바와 같이, 실시예2에서 N-EDSCR_CPS_Bi 소자에서는 파셜 p웰(211) 구조와 카운터 포켓 소오스(222)를 추가한 구조(도 12참조), 모두 적용한 구조가 개시되어 있으나, 이는 일례로서, 도 14에 도시된 바와 같이 파셜 p웰(211) 구조는 적용하지 않고, 카운터 포켓 소오스(222) 만을 추가한 구조로만 N-EDSCR_CPS_Bi 소자를 구현할 수도 있다.
도 15는 도 14에 도시된 N-EDSCR_CPS_Bi 소자를 이용하여 멀티 핑거 구조를 구현한 단면도이다. 도 13에 도시된 멀티 핑거 구조와 달리 각각의 핑거가 하나의 p웰(211) 영역을 공유하는 구조로 이루어진다. 즉, p웰(211) 영역이 캐소드용 p+확산층(213) 및 n+확산층(215), n-드리프트(217), 애노드용 n+확산층(216) 및 p+확산층(214)을 포함한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으 로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 아울러, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 새로 제안된 N-EDSCR_CPS 소자를 이용하여 ESD 보호회로를 구현하는 경우에 다음과 같은 효과들을 얻을 수 있다.
첫째, N-EDSCR_CPS 소자는 소자의 폭을 증가시킴으로써 활성전류를 쉽게 증가시킬 수 있다. 또한, 스냅백 저지전압을 동작전압보다 높게 생성할 수 있다. 따라서, N-EDSCR_CPS 소자를 이용하는 경우 래치업의 위험에서 자유로운 ESD 보호회로를 구현하는 것이 가능하다.
둘째, N-EDSCR_CPS 소자는 열파괴전압을 활성전압보다 높게 생성할 수 있다. 따라서, N-EDSCR_CPS 소자로 멀티 핑거 구조를 구현할 경우 각각의 핑거가 모두 안정적으로 동작할 수 있다.
궁극적으로, N-EDSCR_CPS 소자를 이용하여 ESD 보호회로를 구현하는 경우 ESD로부터 마이크로 칩을 안정적으로 보호할 수 있다. 또한, 마이크로 칩의 전체 크기를 축소시키는 것이 가능하여 상품 경쟁력을 높일 수 있다.

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판에 형성된 도전형 웰;
    상기 도전형 웰과 일부가 중첩되도록 형성된 도전형 드리프트;
    상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층;
    상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층;
    상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스; 및
    상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극;
    을 포함하는 ESD 보호회로.
  2. 반도체 기판;
    상기 반도체 기판에 형성된 도전형 웰;
    상기 도전형 웰 내에 형성된 도전형 드리프트;
    상기 도전형 웰과, 상기 도전형 드리프트 내에 각각 형성된 제1 도전형 확산층;
    상기 도전형 웰 내에서 상기 제1 도전형 확산층과 분리되어 형성되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 형성된 제2 도전형 확산층;
    상기 도전형 웰 내의 상기 제2 도전형 접속층을 감싸도록 형성된 도전형 소오스; 및
    상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 형성된 도전형 전극;
    을 포함하는 ESD 보호회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 웰 내의 상기 제1 및 제2 도전형 확산층과, 상기 도전형 전극은 제1 전극과 접속되고, 상기 도전형 드리프트 내의 상기 제1 및 제2 도전형 확산층은 제2 전극과 접속되며, 상기 제1 및 제2 전극을 통해 ESD 스트레스가 가해지도록 구성된 ESD 보호회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 소오스는 상기 도전형 웰 내의 상기 제2 도전형 확산층과 서로 다른 타입의 도전성을 갖는 ESD 보호회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 소오스는 상기 도전형 웰 내의 상기 제2 도전형 확산층의 도즈보다는 작고, 상기 도전형 드리프트의 도즈보다는 높은 도즈로 형성된 ESD 보호회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 드리프트 내의 상기 제2 도전형 확산층은 상기 도전형 전극에 인접하게 위치된 상기 도전형 드리프트의 끝단과 일정 거리 이격되어 형성된 ESD 보호회로.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 웰 내의 상기 제1 및 제2 도전형 확산층과 상기 도전형 전극이 접속된 제1 전극에 양전압이 인가되고, 상기 도전형 드리프트 내의 상기 제1 및 제2 도전형 확산층이 접속된 제2 전극에 접지전압이 인가되는 경우 상기 도전형 웰 또는 상기 반도체 기판과 상기 도전형 드리프트가 순방향 다이오드로 동작하는 ESD 보호회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 웰 내의 제2 도전형 확산층, 상기 도전형 소오스, 상기 도전형 웰, 상기 도전형 드리프트 및 상기 도전형 드리프트 내의 상기 제2 도전형 확산층으로 이루어진 제1 트랜지스터와, 상기 도전형 웰 내의 상기 제1 도전형 확산층, 상기 도전형 웰, 상기 도전형 드리프트 및 상기 도전형 드리프트 내의 상기 제1 도전형 확산층으로 이루어진 제2 트랜지스터가 결합되어 SCR를 구성하는 ESD 보호회로.
  9. 제 8 항에 있어서,
    상기 SCR은 상기 도전형 웰 내의 상기 제1 및 제2 도전형 확산층과 상기 도전형 전극이 접속된 제1 전극에 접지전압이 인가되고, 상기 도전형 드리프트 내의 상기 제1 및 제2 도전형 확산층이 접속된 제2 전극에 양전압이 인가되는 경우 동작하는 ESD 보호회로.
  10. 제 1 항에 있어서,
    상기 도전형 웰 내의 상기 제2 도전형 확산층과 상기 도전형 소오스 간에는 상기 도전형 확산층을 감싸도록 개재된 도전형 드리프트를 더 포함하는 ESD 보호회로.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 도전형 웰 내에서 상기 제1 및 제2 도전형 확산층을 서로 분리시키기 위하여 상기 제1 및 제2 도전형 확산층 사이에 개재된 소자 분리막을 더 포함하는 ESD 보호회로.
  12. 제 11 항에 있어서,
    상기 소자 분리막 하부에 형성된 확산 방지영역을 더 포함하는 ESD 보호회로.
  13. 제 12 항에 있어서,
    상기 도전형 소오스는 상기 확산 방지영역과 동시에 형성되거나, 동일한 온도 조건 하에서 상기 확산 방지영역 형성공정 전/후에 형성된 ESD 보호회로.
  14. 도전형 웰, 소자 분리막 및 확산 방지영역이 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리막과 상기 확산 방지영역의 일측벽과 접속되는 도전형 소오스를 형성하는 단계;
    상기 도전형 웰과 적어도 일부가 중첩되도록 도전형 드리프트를 형성하는 단계;
    상기 도전형 소오스와 상기 도전형 드리프트 사이의 상기 도전형 웰 상에 도전형 전극을 형성하는 단계;
    상기 도전형 웰과 상기 도전형 드리프트 내에 각각 제1 도전형 확산층을 형성하는 단계; 및
    상기 도전형 웰 내에서 상기 소자 분리막을 통해 상기 제1 도전형 확산층과 분리되고, 상기 도전형 드리프트 내에서 상기 제1 도전형 확산층과 인접하게 제2 도전형 확산층을 형성하는 단계;
    를 포함하는 ESD 보호회로의 제조방법.
  15. 제 14 항에 있어서,
    상기 도전형 소오스는 상기 확산방지 영역을 형성하기 위한 임플란트 공정시 가해지는 온도 범위 내에서 실시되는 임플란트 공정에 의해 형성되는 ESD 보호회로의 제조방법.
  16. 제 14 항에 있어서,
    상기 도전형 소오스는 상기 도전형 웰 내의 상기 제2 도전형 확산층의 도즈보다는 작고, 상기 도전형 드리프트의 도즈보다는 높은 도즈로 형성되는 ESD 보호회로의 제조방법.
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