JP2010021412A - 半導体サイリスタ装置 - Google Patents

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Abstract

【目的】配線レイアウトの関係で他の配線層の電位に起因して発生する虞のあるリーク電流を回避し得る半導体サイリスタ装置を提供する。
【構成】半導体基板と、各々が互いに接合型を異にし該半導体基板内で隣接して設けられることによって１つのサイリスタ素子を構成する２つのトランジスタと、該半導体基板上に設けられて該トランジスタの一方に接地電位を供給するための第１配線層と、該半導体基板上に設けられて該トランジスタの他方に電源電位を供給するための第２配線層と、を含む半導体サイリスタ装置であり、該第１配線層は、該半導体基板のうちで該２つのトランジスタが隣接し合う領域を被覆している。
【選択図】図３

Description

本発明は、半導体サイリスタ装置に関し、特に、任意の機能回路の電源間保護回路として機能し得る半導体サイリスタ装置に関する。
図１は、従来の半導体サイリスタ装置として、電源間保護回路として機能するｐＭＯＳトリガＳＣＲ（Silicon Controlled Rectifier）回路を示している。かかる回路の動作原理は、サージ現象によってＶＤＤライン上の電位が異常に上昇した場合に、このＶＤＤラインに抵抗Ｒ１を介して繋がるｐＭＯＳトランジスタＱ２がブレークダウンしてトリガ電流が流れ、これによってＮＰＮ型トランジスタＱ０のＮ型ウエル電位が低下して半導体サイリスタ装置がターンオンし、ＰＮＰ型トランジスタＱ１を通ってＥＳＤサージ電流が流れるとするものである。これによって電源電位ＶＤＤと接地電位ＧＮＤとの間に接続される機能回路の保護が可能となる。
図２Ａ及び２Ｂは、図１に示された半導体サイリスタ装置の断面及び平面構造を各々示している。図２Ａを参照すると、Ｎ型高濃度領域１４−Ｐ型ウエル１１−Ｎ型高濃度領域１６とする一連の接合関係によってＮＰＮ型トランジスタＱ０が形成され、Ｐ型高濃度領域１５−Ｎ型ウエル１２−Ｐ型ウエル１１とする一連の接合関係によってＰＮＰ型トランジスタＱ１が形成される。これら２つの接合型のトランジスタの接続関係は図１に示された半導体サイリスタ装置を構成している。通常、Ｎ型ウエル１２の電位が電源電位ＶＤＤ１に、基板電位が接地電位ＧＮＤに設定される。
図２Ｂを参照すると、図２Ａに示された断面を有する半導体サイリスタ装置を上部から見た様子が示されている。ここで、Ｐ型ウエル１１内のＰ型高濃度領域１３とＮ型高濃度領域１４はメタル配線層２１によって覆われ、Ｎ型ウエル１２内のＰ型高濃度領域１５とＮ型高濃度領域１６はメタル配線層２２によって覆われている。その結果、メタル配線層２１とＮ型ウエル１２との間に介在するＰ型ウエル１１の表面が露出している。
図２Ａに示された断面構造において、基板領域Ａの上位に電源線又は信号線としてメタル配線層が設けられる場合がある。かかる場合、このメタル配線層２３を絶縁層１９を介したゲート領域とし高濃度領域１４及びＮ型ウエル１２をソース領域及びドレイン領域とする寄生ＮＭＯＳトランジスタが作出される。メタル配線層２３に印加される電位（例えばＶＤＤ２）によっては、かかる寄生ＮＭＯＳトランジスタがオン動作して基板内にリーク電流が発生し、半導体サイリスタ装置を構成するサイリスタの誤動作を引き起こす危険がある。
特許文献１は、拡散抵抗のリーク電流を防止する方法を開示している。ここでは、基板に形成された拡散抵抗に酸化膜を介して正電位の金属配線層を配置した構造が記載され、拡散抵抗上の酸化膜内の負イオンの影響で拡散抵抗表面に反転層が生じることがこの金属配線層によって防止され、結果的に拡散抵抗の抵抗値の低下を防止することができるとしている。
特開昭５５−１２３１５７公報
しかしながら、上記特許文献１に開示される技術は、前提となる構成やリーク発生のメカニズムが異なるものであって、従来の半導体サイリスタ装置においては、寄生ＮＭＯＳトランジスタに起因するリーク電流の発生がなお回避し得なかった。
本発明の目的は、配線レイアウトの関係で他の配線層の電位に起因して発生する虞のあるリーク電流を回避し得る半導体サイリスタ装置を提供することである。
本発明による半導体サイリスタ装置は、半導体基板と、各々が互いに接合型を異にし該半導体基板内で隣接して設けられることによって１つのサイリスタ素子を構成する２つのトランジスタと、該半導体基板上に設けられて該トランジスタの一方に接地電位を供給するための第１配線層と、該半導体基板上に設けられて該トランジスタの他方に電源電位を供給するための第２配線層と、を含む半導体サイリスタ装置であって、該第１配線層は、該半導体基板のうちで該２つのトランジスタが隣接し合う領域を被覆していることを特徴とする。
本発明による半導体サイリスタ装置によれば、配線レイアウトの関係で他の配線層の電位に起因して発生する虞のあるリーク電流が回避された半導体サイリスタ装置が提供される。
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
図３は、本発明の実施例を示し、本発明による半導体サイリスタ装置の断面を示している。ここで、半導体サイリスタ装置１００がシリコン等の材料からなる基板１０上の少なくとも１部分に形成される。基板１０にはＰ型ウエル１１が形成され、Ｐ型ウエル１１内にはＮ型ウエル１２が形成されている。基板１０上には図示されない機能回路が設けられてもよく、この場合、半導体サイリスタ装置１００は該機能回路のための電源間保護回路として動作することが意図される。
Ｐ型ウエル１１にはＰ型高濃度領域１３とＮ型高濃度領域１４が形成されている。Ｐ型高濃度領域１３及びＮ型高濃度領域１４の上部は基板１０の上面位置で露出し、その露出面上に設けられたメタル配線層２１と電気的に接合されている。メタル配線層２１は、銅又はアルミニウム等の配線材料からなり、電源端子３１に接続され接地電位ＧＮＤが供給される。
Ｎ型ウエル１２にはＰ型高濃度領域１５とＮ型高濃度領域１６が形成されている。Ｐ型高濃度領域１５及びＮ型高濃度領域１６の上部は基板１０の上面位置で露出し、その露出面上に設けられたメタル配線層２２と電気的に接合されている。メタル配線層２２は、銅又はアルミニウム等の配線材料からなり、電源端子３３に接続され電源電位ＶＤＤ１又はＶＤＤ２が供給される。
以上の基板構成において、Ｎ型高濃度領域１４とＰ型ウエル１１との間にＮＰ接合が形成され、さらにＰ型ウエル１１とＮ型高濃度領域１６との間にＰＮ接合が形成され、これら接合によりＮＰＮ型トランジスタＱ０が形成される。また、Ｐ型高濃度領域１５とＮ型ウエル１２との間にＰＮ接合が形成され、さらにＮ型ウエル１２とＰ型ウエル１１との間にＮＰ接合が形成され、これら接合によりＰＮＰ型トランジスタＱ１が形成される
図示されるように、ＮＰＮ型トランジスタＱ０のエミッタ領域に相当するＮ型高濃度領域１４はメタル配線層２１を介して接地電位ＧＮＤに接続されている。また、ＮＰＮ型トランジスタＱ０のベース領域に相当するＰ型ウエル１１はエミッタ領域に相当するＮ型高濃度領域１４に接続されていることになる。さらに、ＮＰＮ型トランジスタＱ０のコレクタ領域に相当するＮ型ウエル１２及びＮ型高濃度領域１６はメタル配線層２２を介して電源電位ＶＤＤに接続されている。
一方、ＰＮＰ型トランジスタＱ１のエミッタ領域に相当するＰ型高濃度領域１５はメタル配線層２２を介して電源電位ＶＤＤに接続されている。ＰＮＰ型トランジスタＱ１のベース領域に相当するＮ型ウエル１２及びＮ型高濃度領域１６はメタル配線層２２を介して電源電位ＶＤＤに接続されている。ＰＮＰ型トランジスタＱ１のコレクタ領域に相当するＮ型高濃度領域１４に接続されていることになる。さらに、ＮＰＮ型トランジスタＱ０のコレクタ領域に相当するＰ型ウエル１１は自身を共通とするＮＰＮ型トランジスタＱ０のベース領域に接続されていることになる。
以上の構成により、ＮＰＮ型トランジスタＱ０及びＰＮＰ型トランジスタＱ１が隣接して適切な接続関係を伴ってサイリスタ素子として基板１０に形成されたことになる。さらに、図示されないトリガｐＭＯＳトランジスタを併用することで半導体サイリスタ装置１００が実現される。
本発明の実施例においては、さらに、半導体サイリスタ装置１００は、酸化シリコン膜等の適切な絶縁層１９にて被覆される。そして、絶縁層１９内にはメタル配線層２３が形成される。メタル配線層２３は、銅又はアルミニウム等の配線材料からなり、メタル配線層２３は、例えば機能回路（図示せず）のための電源線や信号線であり得る。本図の例のメタル配線層２３には電源端子３２に接続され電源電位ＶＤＤ２が供給されている。半導体サイリスタ装置１００におけるメタル配線層２１は、このメタル配線層２３の大きさに対応して領域Ａに亘ってこれを覆うように伸張している。メタル配線層２１は、メタル配線層２３上の電位に応じて発生する電界を遮蔽する。
図４は、図３に示された半導体サイリスタ装置を上部から見た様子を示している。ここで、半導体サイリスタ装置１００は、図３に示された構造に対応して、Ｐ型ウエル１１とＮ型ウエル１２とを含み、Ｐ型ウエル１１はＰ型高濃度領域１３とＮ型高濃度領域１４を含む。Ｎ型ウエル１２はＰ型高濃度領域１５とＮ型高濃度領域１６を含む。Ｐ型高濃度領域１５とＮ型高濃度領域１６はメタル配線層２２によって覆われている。メタル配線層２１は、Ｐ型高濃度領域１３とＮ型高濃度領域１４を覆うと共に、メタル配線層２２と電気的に接合しない限度でその端部がＮ型ウエル１２の近傍にまで伸張することよって、Ｐ型ウエル１１を被覆している。メタル配線層２１は、図３に示されたＮＰＮ型トランジスタＱ０のベース領域の少なくとも１部を被覆しているが、メタル配線層２１の幅（図面縦方向）は、メタル配線層２３（点線にて図示）の電位の影響によりリーク電流が発生しない程度の大きさに調整される必要がある。特に、メタル配線層２１は、メタル配線層２２と電気的に接合しない限度でその端部がＮ型ウエル１２（すなわちＰＮＰ型トランジスタＱ１のベース領域）に達していることが最も好ましい。もちろん、メタル配線層２１は、メタル配線層２２に電気的に接合しない限り、ＮＰＮ型トランジスタＱ０のベース領域を被覆するのみならずＮＰＮ型トランジスタＱ０とＰＮＰ型トランジスタＱ１とが隣接し合う領域を広く被覆するようにしてもよい。
以上の実施例において、メタル配線層２１が少なくともＮＰＮ型トランジスタＱ０のベース領域を被覆している。これにより、サイリスタ素子を各々が共働することによって構成するＮＰＮ型トランジスタＱ０及びＰＮＰ型トランジスタＱ１間の寄生ＭＯＳトランジスタによるリーク電流の発生が防止されている。そして、Ｐ型ウエル上方に電源電位又は機能信号を供給する配線等の接地線以外の配線が配置されてもサイリスタ素子を誤動作させることがなく、配線の自由度を向上させることが可能となる。特に、メタル配線層２１が、ＮＰＮ型トランジスタＱ０のベース領域を被覆した上で、その端部がＮ型ウエル１２（ＰＮＰ型トランジスタＱ１のベース領域）に達していると、寄生ＭＯＳトランジスタによるリーク電流の発生をより効果的に防止することができる。
尚、以上の実施例では、本発明の構成要素であるトランジスタの一方をＮＰＮ型トランジスタＱ０とし且つトランジスタの他方をＰＮＰ型トランジスタＱ１としているが、逆の構成としてトランジスタの一方をＰＮＰ型トランジスタＱ０とし且つトランジスタの他方をＮＰＮ型トランジスタＱ１としてもよく、これに対応して予めＰ型ウエル及びＮ型ウエルが半導体基板に適切に構築されてもよい。
図５Ａ〜図５Ｃは、本発明による半導体サイリスタ装置の適用例を示している。図５Ａを参照すると、ＬＣＤドライバチップ２００は、本発明による半導体サイリスタ装置を含み、例えばＳＴＮ型等の液晶パネルのためのＬＣＤドライバとして製造される１つの半導体チップである。ＬＣＤドライバチップ２００は、例えば、機能回路としてのドライバロジック回路５０と、これを制御するドライバロジックコントロール回路７０と、基準電圧を発生してこれをドライバロジック回路５０に供給するアナログ回路６０と、ＥＳＤ電圧（サージ電圧）を吸収する電源間保護回路３０とが設けられている。ＬＣＤドライバチップ２００は、ＴＣＰ（Tape Carrier Package）型のチップパッケージとされる。
図５Ｂを参照すると、図５Ａに示された電源保護回路が拡大して示されている。ここで、電源間保護回路３０は、電源線と接地線との間に発生する虞があるＥＳＤ電圧を吸収するために、図３〜図４に示された本発明による半導体サイリスタ装置として実現された４つの半導体サイリスタ装置１００ａ〜１００ｄを含む。電源間保護回路３０は、外部から電位を取り込むための複数の電源パッド３１〜３３が設けられている。電源パッド３１には接地電位ＧＮＤが供給され、電源パッド３２には電源電位ＶＤＤ２が供給され、電源パッド３３には電源電位ＶＤＤ１が供給される。これら複数の電位は、メタル配線層４１〜４３の各々を介して電源間保護回路３０に供給されると共に、ドライバロジック回路５０等の機能回路（図５Ａ参照）にも供給される。電源間保護回路３０は、図５Ｂに示されるように電源パッド３１〜３３に隣接して設けられるのが最も好ましく、電源パッド３１〜３３と電源間保護回路３０との間の配線抵抗をより小さくすることでＥＳＤ耐圧を向上させることができる。
図５Ｃを参照すると、図５Ｂに示された１つの半導体サイリスタ装置が拡大して示されている。ここで、半導体サイリスタ装置１００ｃは、Ｐ型ウエル１１とＮ型ウエル１２とを含み、Ｐ型ウエル１１にはＰ型高濃度領域１３とＮ型高濃度領域１４が形成されている。Ｎ型ウエル１２にはＰ型高濃度領域１５とＮ型高濃度領域１６が形成されている。Ｐ型高濃度領域１３及びＮ型高濃度領域１４とＰ型高濃度領域１５及びＮ型高濃度領域１６とが隣接し合う領域は寄生ＭＯＳトランジスタの発生が危惧される領域である。半導体サイリスタ装置１００ｃの上方には３つのメタル配線層４１〜４３がレイアウトされているが、特にメタル配線層４２がかかる領域を横断している。
そこで、ＧＮＤ電位を供給するためのメタル配線層２１がＰ型高濃度領域１３とＮ型高濃度領域１４を覆うと共に、Ｎ型ウエル１２の近傍まで広く覆うことで、メタル配線層４２の電位の影響を遮蔽している。
尚、Ｐ型高濃度領域１３−Ｎ型高濃度領域１４−Ｐ型高濃度領域１５−Ｎ型高濃度領域１６からなる一連の領域配置は直線的に配置される形態に限られず、図示されるような折れ線Ｂに示される如き形状に配置される場合もあり得る。かかる場合においても、メタル配線層２１がＮ型ウエル１２に隣接する領域を広く覆うことで、遮蔽効果をより高めている。なお、折れ線Ｂは図３に示された断面に対応することとなる。
図５Ａ〜図５Ｃに示されたＬＣＤドライバチップから理解されるように、空間的に制限されたチップに多様な機能回路と電源間保護回路とが設けられている場合に電源線や信号線が基板上位に多数設ける必要があり、電源間保護回路上に接地線以外の電源線や信号線を配置せざるを得ない。もしこれら配線を電源間保護回路上に配置できないとすると、配線の自由度が著しく低下することになる。図５Ｂにおいても、電源電位ＶＤＤ２を供給するメタル配線層４２が、電源間保護回路３０の基板上位にレイアウトされ、電源間保護回路３０に含まれる半導体サイリスタ装置１００ｃ及び１００ｄの上方を横断している。
かかるレイアウトにおいても、本発明による半導体サイリスタ装置を含む電源間保護回路を用いることにより、リーク電流を引き起こす寄生ＭＯＳトランジスタが接地電位により遮蔽されていることでかかるリークの発生が防止されている。従って、基板上の配線レイアウトを自由に行うことが可能となり、よって高精細に集積化された製品の製造が容易になる。
特に、メタル配線層２１は、Ｐ型高濃度領域１３とＮ型高濃度領域１４を覆うと共に、Ｐ型高濃度領域１３及びＮ型高濃度領域１４とＮ型ウエル１２との間のＰ型ウエル１１を覆い、さらにメタル配線層２１の端部はＮ型ウエル１２に達しているので、リーク電流の発生をきわめて効果的に防止することができる。
本発明による半導体サイリスタ装置は、ＬＣＤドライバのための電源間保護回路に利用可能であると共に、基板上に形成されるサイリスタ素子を含むと共に電源線等の多様なレイアウトか想定される回路に利用し得る。上記した適用例（図５参照）においては、上位配線層が電源電位を供給する配線層としたが、外部入出力パッドとドライバロジック回路５０に機能信号を伝達する配線層であってもよい。
従来の半導体サイリスタ装置を示すブロック図である。 図１に示された半導体サイリスタ装置の断面図である。 図１に示された半導体サイリスタ装置の平面図である。 本発明の実施例を示し、半導体サイリスタ装置の構成を示すブロック図である。 図３に示された半導体サイリスタ装置を上部から見た平面図である。 本発明による半導体サイリスタ装置の適用例を示すブロック図である。 図５Ａに示した電源保護回路を拡大したブロック図である。 図５Ｂに示した半導体サイリスタ装置を拡大したブロック図である。
符号の説明
１０ 基板
１１ Ｐ型ウエル
１２ Ｎ型ウエル
１３、１５ Ｐ型高濃度領域
１４、１６ Ｎ型高濃度領域
１９ 絶縁層
２１、２２、２３ メタル配線層
３０ 電源間保護回路
３１、３２、３３ 電源パッド
５０ ドライバロジック回路
６０ アナログ回路
７０ ドライバロジックコントロール回路
１００、１００ａ〜１００ｄ 半導体サイリスタ装置
２００ ＬＣＤドライバチップ
Ｑ０、Ｑ１、Ｑ２ トランジスタ

Claims (8)

  1. 半導体基板と、各々が互いに接合型を異にし前記半導体基板内で隣接して設けられることによって１つのサイリスタ素子を構成する２つのトランジスタと、前記半導体基板上に設けられて前記トランジスタの一方に接地電位を供給するための第１配線層と、前記半導体基板上に設けられて前記トランジスタの他方に電源電位を供給するための第２配線層と、を含む半導体サイリスタ装置であって、
    前記第１配線層は、前記半導体基板のうちで前記２つのトランジスタが隣接し合う領域を被覆していることを特徴とする半導体サイリスタ装置。
  2. 前記第１配線層は、前記２つのトランジスタが隣接し合う領域のうちで少なくとも前記トランジスタの一方のベース領域を被覆していることを特徴とする請求項１記載の半導体サイリスタ装置。
  3. 前記第１配線層の端部は、前記トランジスタの他方のベース領域に達していることを特徴とする請求項２記載の半導体サイリスタ装置。
  4. 前記第１配線層及び前記第２配線層を覆って設けられ、これらと上位配線層とを電気的に絶縁する絶縁層を更に含むことを特徴とする請求項１乃至３のいずれかに記載の半導体サイリスタ装置。
  5. 前記上位配線層は、前記接地電位以外の電位を供給するための配線層であることを特徴とする請求項４記載の半導体サイリスタ装置。
  6. 前記上位配線層は、前記半導体基板に設けられる機能回路と信号パッドとの間を接続するための配線層であることを特徴とする請求項４記載の半導体サイリスタ装置。
  7. 前記サイリスタ素子は、前記接地電位と前記電源電位との間に発生し得るサージ電圧を吸収する電源間保護回路を構成することを特徴とする請求項１乃至３のいずれかに記載の半導体サイリスタ装置。
  8. 前記電源間保護回路は、前記電源電位を外部から取り込むための電源パッドに隣接して配置されていることを特徴とする請求項７記載の半導体サイリスタ装置。
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