TWI667765B - 半導體靜電放電保護元件 - Google Patents

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Abstract

一種半導體靜電放電保護元件，包含有一基底、一設置於該基底上之閘極組、分別設置於該閘極組兩側之該基底內之一源極區域與一汲極區域、以及一設置於該汲極區域內之第一摻雜區。該源極區域與該汲極區域包含有一第一導電型態，該第一摻雜區域包含有一第二導電型態，且該第二導電型態與該第一導電型態互補。該第一摻雜區域係電性連接至一接地電位。

Description

半導體靜電放電保護元件
本發明有關於一種半導體靜電放電(electrostatic discharge protection，以下簡稱為ESD)保護元件。
隨著科技進步，積體電路製程技術也隨之不斷精進，因此各種電子電路可積集/形成於單一晶片上。目前積體電路晶片可區分為核心電路與輸入/輸出(input/output，以下簡稱為I/O)電路，並且核心電路與I/O電路分別使用不同大小之電壓源來驅動。為了要使核心電路與I/O電路能接收外界的電壓源，積體電路晶片上會設有導電的電源連接墊以及I/O連接墊。
然而，晶片在封裝、測試、運輸、加工、等過程中，這些連接墊也很容易因為與外界的靜電電源接觸，其所帶來的過量電荷會在極短時間內進入傳導至晶片內部，導致晶片內部電路的損毀，這種現象即為所謂的靜電放電。因此，一般商用的積體電路都必須具備一定程度的人體放電模式(human body model，HBM)以及機器放電模式(machine model，以下簡稱為MM)之耐受度。舉例來說，MM之耐受度 必須高於100伏特(V)。為了解決此一問題，業界通常會在內部電路與I/O接腳之間設置一ESD保護裝置，其必須在靜電放電的脈衝(pulse)未到達內部電路之前先行啟動，以迅速地消除過高的電壓，進而減少靜電放電現象所導致的破壞。而隨著積體電路製程之進步，業界對於用來保護積體電路晶片免受靜電放電損害之ESD保護元件/電路之要求益發嚴格。舉例來說，為了提昇導通速度(turn on speed)，ESD保護元件的啟始電壓(threshold voltage，Vt)必須降低。另外，ESD保護元件的元件穩定性(device robustness)要求，也越來越提昇。
是以，本發明之一目的係在於提供一種改善MM耐受能力與提高元件穩定性的半導體ESD保護元件。
根據本發明之申請專利範圍，係提供一種半導體ESD保護元 件，該半導體ESD保護元件包含有一基底、一設置於該基底上之閘極組(gate set)、分別設置於該閘極組兩側之該基底內之一源極區域與一汲極區域、以及一設置於該汲極區域內之第一摻雜區。該源極區域與該汲極區域包含有一第一導電型態(conductivity type)，該第一摻雜區域包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)。更重要的是，該第一摻雜區域係電性連接至一接地電位(ground potential)。
根據本發明之申請專利範圍，另提供一種半導體ESD保護元件，該半導體ESD保護元件包含有一基底、一設置於該基底上之閘極 組、分別設置於該閘極組兩側之該基底內之一源極區域與一汲極區域、以及至少一設置於該源極區域內之摻雜區域。該源極區域與該汲極區域包含有一第一導電型態，該摻雜區域包含有一第二導電型態，且該第二導電型態與該第一導電型態互補。更重要的是，該摻雜區域係電性連接至一接地電位。
根據本發明之申請專利範圍，更提供一種半導體ESD保護，包含有一基底、一設置於該基底上之閘極組、一分別設置於該閘極組兩側之該基底內之源極區域與一汲極區域、以及至少一設置於該汲極區域內之第一摻雜區域。該源極區域、該汲極區域與該第一摻雜區域皆包含有一第一導電型態，且該第一摻雜區域係電性連接至一接地電位。
根據本發明所提供之半導體ESD保護元件，設置於汲極區域或源極區域內設置含第一導電型態或第二導電型態的第一摻雜區域，且該第一摻雜區域係與一接地電位電性連接。此第一摻雜區域係可於半導體ESD保護元件內形成一二極體(diode)或雙載子接面電晶體(bipolar junction transistor，以下簡稱為BJT)結構，因此可以降低臨界電壓、提昇半導體ESD保護元件的導通速度以及半導體ESD保護元件的元件穩定性。另外，本發明所提供之半導體ESD保護元件係包含閘極組，閘極組內可包含單一閘極、多閘極、或多重閘極組合，故本發明所提供之半導體ESD保護元件可成功與單一閘極金氧半導體(metal-oxide-semiconductor，以下簡稱為MOS)電晶體元件、疊置電晶體(cascode transistor)元件、多閘極(multi-gate)MOS電晶體元件、以及 鰭式場效電晶體(fin field effect transistor，FinFET)元件等架構整合。 另外，藉由基底其他井區的組合，本發明所提供之半導體ESD保護元件更可與橫向擴散金氧半導體(lateral-diffusion metal-oxide-semiconductor，以下簡稱為LDMOS)電晶體元件整合。換句話說，本發明所提供之半導體ESD保護元件係可依需求與多種電晶體元件整合，更提昇了半導體ESD保護元件的產品彈性及實用性。
100、100a、200、200a、200b、300、300a、300b、400、400a、400b、500、600、700、700a、700b、700c‧‧‧半導體靜電放電保護元件
102、202、302、402、502、602、702‧‧‧基底、井區
302a‧‧‧第一井區
302b‧‧‧第二井區
104、204、304、504、704‧‧‧隔離結構
106、206、306、506、706‧‧‧防護環
110、210、310、410、510、610、710‧‧‧閘極組
112、312、412、612‧‧‧單一閘極結構
212、512、712‧‧‧第一閘極結構
214、514、714‧‧‧第二閘極結構
218、518、718‧‧‧第三摻雜區域
120S、220S、320S、420S、520S、620S、720S‧‧‧源極區域
120D、220D、320D、420D、520D、620D、720D‧‧‧汲極區域
222C、722C‧‧‧汲極接觸插塞
724C‧‧‧源極接觸插塞
322‧‧‧隔離結構
422、622‧‧‧源極鰭片
424、624‧‧‧汲極鰭片
130、230、330、730‧‧‧第一摻雜區域
430‧‧‧第一摻雜鰭片
530‧‧‧摻雜區域
630‧‧‧摻雜鰭片
730a、730b‧‧‧次第一摻雜區域
132、232、332、732‧‧‧第二摻雜區域
732a、732b‧‧‧次第二摻雜區域
432‧‧‧第二摻雜鰭片
140、240、340、740‧‧‧第一阻擋結構
540‧‧‧阻擋結構
240’、340’、740’‧‧‧混合型阻擋結構
440‧‧‧隔離結構
142、242、342、742‧‧‧第二阻擋結構
D1‧‧‧第一方向
D2‧‧‧第二方向
I/O‧‧‧輸入/輸出連接墊
IN‧‧‧訊號輸入連接墊
VDD‧‧‧電源連接墊
GND‧‧‧接地電位
a‧‧‧電流方向
A-A’、B-B’、C-C’、D-D’‧‧‧剖線
第1A圖為本發明所提供之半導體ESD保護元件之一第一較佳實施例之佈局結構示意圖。
第1B圖為該第一較佳實施例所提供之半導體ESD保護元件之示意圖，且為第1A圖中沿A-A’切線之剖面圖。
第1C圖為該第一較佳實施例所提供之半導體ESD保護元件之電路圖。
第2圖為第一較佳實施例所提供之半導體ESD保護元件之一變化型之示意圖。
第3A圖為本發明所提供之半導體ESD保護元件之一第二較佳實施例之佈局結構示意圖。
第3B圖為該第二較佳實施例所提供之半導體ESD保護元件之示意圖，且為第3A圖中沿B-B’切線之剖面圖。
第3C圖為該第二較佳實施例所提供之半導體ESD保護元件之電路圖。
第4圖為第二較佳實施例所提供之半導體ESD保護元件之一變化型 之示意圖。
第5圖為第二較佳實施例所提供之半導體ESD保護元件之另一變化型之示意圖。
第6圖為本發明所提供之半導體ESD保護元件之一第三較佳實施例之示意圖。
第7圖為第三較佳實施例提供之半導體ESD保護元件之一變化型之示意圖。
第8圖為第三較佳實施例所提供之半導體ESD保護元件之又一變化型之示意圖。
第9圖為本發明所提供之半導體ESD保護元件之一第四較佳實施例之佈局結構示意圖。
第10圖為第四較佳實施例所提供之半導體ESD保護元件之一變化型之佈局結構示意圖。
第11圖為第四較佳實施例所提供之半導體ESD保護元件之另一變化型之佈局結構示意圖。
第12A圖為本發明所提供之半導體ESD保護元件之一第五較佳實施例之佈局結構示意圖。
第12B圖為該第五較佳實施例所提供之半導體ESD保護元件之示意圖，且為第12A圖中沿C-C’切線之剖面圖。
第13圖為本發明所提供之半導體ESD保護元件之一變化型之示意圖。
第14圖，其為本發明所提供之半導體ESD保護元件之一第六較佳實施例之佈局結構示意圖。
第15A圖為本發明所提供之半導體ESD保護元件之一第七較佳實施 例之佈局結構示意圖。
第15B圖為該第七較佳實施例所提供之半導體ESD保護元件之示意圖，且為第15A圖中沿D-D’切線之剖面圖。
第15C圖為該第七較佳實施例所提供之半導體ESD保護元件之電路圖。
第16圖為第七較佳實施例提供之半導體ESD保護元件之一變化型之佈局結構示意圖。
第17圖為第七較佳實施例所提供之半導體ESD保護元件之另一變化型之佈局結構示意圖。
第18圖為第七較佳實施例所提供之半導體ESD保護元件之又一變化型之示意圖。
請參閱第1A圖至第1C圖，其中第1A圖為本發明所提供之半導體ESD保護元件之一第一較佳實施例之佈局結構示意圖，第1B圖為該第一較佳實施例所提供之半導體ESD保護元件之示意圖，且為第1A圖中沿A-A’切線之剖面圖，而第1C圖則為該第一較佳實施例所提供之半導體ESD保護元件之電路圖。如第1A圖與第1B圖所示，本較佳實施例所提供之半導體ESD保護元件100包含有一基底，且基底包含一井區102。基底與井區102上設置有一閘極組(gate set)110，在本較佳實施例中，閘極組110包含一單一閘極結構112。如熟習該項技藝之人士所知，單一閘極結構112包含有一閘極導電層與一閘極介電層，由於閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此將不加以贅述。本較佳實施例所提供之半導體ESD保護元件100更包含 一源極區域120S與一汲極區域120D，分別設置於閘極組110(即單一閘極結構112)兩側之基底/井區102內。在本較佳實施例中，源極區域120S與汲極區域120D包含有一第一導電型態(conductivity type)，井區102包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補(complementary)。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型。然而熟悉該項技藝之人士應知，本較佳實施例中之第一導電型態亦可為p型，而第二導電型態則為n型。因此，本較佳實施例係提供設置於p型井區102內的n型源極區域120S與n型汲極區域120D。另外，半導體ESD保護元件100更包含一隔離結構104與一包含第二導電型態的防護環(guard ring)106，隔離結構104與防護環106係環繞半導體ESD保護元件100，以提供半導體ESD保護元件100與其他元件之間的電性隔離。在本較佳實施例中，隔離結構104較佳為淺溝隔離(shallow trench isolation，以下簡稱為STI)，但不限於此。
請繼續參閱第1A圖與第1B圖。本較佳實施例所提供之半導體ESD保護元件100更包含至少一設置於汲極區域120D內的第一摻雜區域130。值得注意的是，雖然第一摻雜區域130設置於汲極區域120D內，但第一摻雜區域130係藉由一第一阻擋結構140與汲極區域120D分離而不接觸。如第1A圖與第1B圖所示，第一阻擋結構140包圍第一摻雜區域130而隔離了第一摻雜區域130與汲極區域120D。在本較佳實施例中，第一阻擋結構140係包含STI，但第一阻擋結構140亦可包含虛設閘極結構(dummy gate)、或金屬矽化物阻擋(salicide block，以下簡稱為SAB)結構。然而，第一阻擋結構140亦可包含混合型阻擋結構，而該等混合型阻擋結構之實施樣態可參考第5圖，並將於後續說明中詳 述。值得注意的是，第一摻雜區域130係包含有第二導電型態，也就是說本較佳實施例係提供一p型的第一摻雜區域130。
請參閱第1B圖與第1C圖。更重要的是，設置於汲極區域120D內的第一摻雜區域130係電性連接至一接地電位(ground potential)GND。另外，閘極組110(即單一閘極結構112)、源極區域120S與防護環106亦電性連接至接地電位，而汲極區域120D則電性連接至一I/O連接墊I/O。如第1B圖與第1C圖所示，當靜電灌注進入半導體ESD保護元件100時，除可藉由接地的閘極組110/112快速的導通排除之外，n型汲極區域120D、p型井區102與p型第一摻雜區域130可形成一二極體，因此在靜電放電時，灌注進汲極區域120D的電荷可如箭頭a所示流向第一摻雜區域130，並藉由接地的第一摻雜區域130快速的導通排除。換句話說，本較佳實施例係提供至少一個二極體作為電流的分流管道。
請參閱第2圖，第2圖係為第一較佳實施例提供之半導體ESD保護元件之一變化型之示意圖。首先須注意的是，本變化型中與第一較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第2圖，本變化型與前述實施例不同之處在於，本變化型所提供之半導體ESD保護元件100a更包含一第二摻雜區域132，形成於源極區域120S內，且第二摻雜區域132包含第二導電型態。
如第2圖所示，雖然第二摻雜區域132設置於源極區域120S內，但第二摻雜區域132係藉由一第二阻擋結構142與源極區域120S分 離而不接觸：第二阻擋結構142包圍第二摻雜區域132而隔離了第二摻雜區域132與源極區域120S。在本較佳實施例中，第二阻擋結構142係包含STI，但第二阻擋結構142亦可包含虛設閘極結構或金屬矽化物阻擋SAB結構。此外，第二阻擋結構142亦可包含混合型阻擋結構，而該等混合型阻擋結構之實施樣態可參考第5圖，並將於後續說明中詳述。 第二摻雜區域132係包含有第二導電型態，也就是說本較佳實施例係提供一p型的第二摻雜區域132。值得注意的是，在本變化型中，第二摻雜區域132亦電性連接至接地電位GND。在此須注意的是，由於第二摻雜區域132與源極區域120S都電性連接至接地電位GND，故第二摻雜區域132與源極區域120S之間亦可省略阻擋結構的設置。此一省略阻擋結構設置的實施樣態可參考第13圖，並將於後續說明中詳述。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件100/100a可以是一單一閘極MOS電晶體元件，其藉由上述形成於汲極區域120D內的至少一個二極體提供電流的分流管道。因此，半導體ESD保護元件100的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件100/100a本身被靜電脈衝燒毀，故更可提昇半導體ESD保護元件100/100a的元件穩定性。 更重要的是，由於上述作為分流管道的二極體在半導體ESD保護元件100/100a未導通時不產生任何作用，故可有效降低漏電流。另外，第一摻雜區域130與第二摻雜區域132之設置可與現有製程整合，故不增加製程複雜度與製程成本。
請參閱第3A圖至第3C圖，其中第3A圖為本發明所提供之半 導體ESD保護元件之一第二較佳實施例之佈局結構示意圖，第3B圖為該第二較佳實施例所提供之半導體ESD保護元件之示意圖，且為第3A圖中沿B-B’切線之剖面圖，第3C圖則為該第二較佳實施例所提供之半導體ESD保護元件之電路圖。如第3A圖與第3B圖所示，本較佳實施例所提供之半導體ESD保護元件200包含有一基底，且基底包含一井區202。基底與井區202上設置有一閘極組210，在本較佳實施例中，閘極組210包含一第一閘極結構212、一第二閘極結構214以及一第三摻雜區域218。如第3A圖與第3B圖所示，第三摻雜區域218設置於第一閘極結構212與第二閘極結構214之間，用以在空間上分離第一閘極結構212與第二閘極結構214，並電性連接第一閘極結構212與第二閘極結構214。如熟習該項技藝之人士所知，第一閘極結構212與第二閘極結構214分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。 本較佳實施例所提供之半導體ESD保護元件200更包含一源極區域220S與一汲極區域220D，分別設置於閘極組210兩側之基底/井區202內。因此，第一閘極結構212係如第3A圖與第3B圖所示，設置於第三摻雜區域218與汲極區域220D之間，而第二閘極結構214則設置於第三摻雜區域218與源極區域220S之間。在本較佳實施例中，源極區域220S、汲極區域220D與第三摻雜區域218包含有一第一導電型態，井區202包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型。然而如前所述，反之亦可。另外，半導體ESD保護元件200更包含一隔離結構204與一包含第二導電型態的防護環206，隔離結構204與防護環206係環繞半導體ESD保護元件200，以提供半導體ESD保護 元件200與其他元件之間的電性隔離。在本較佳實施例中，隔離結構204較佳為STI，但不限於此。
請繼續參閱第3A圖與第3B圖。本較佳實施例所提供之半導體ESD保護元件200更包含至少一設置於汲極區域220D內的第一摻雜區域230，且第一摻雜區域230係設置於汲極接觸插塞222C與閘極組210之間。值得注意的是，雖然第一摻雜區域230設置於汲極區域220D內，但第一摻雜區域230係藉由一第一阻擋結構240而與汲極區域220D分離而不接觸。如第3A圖與第3B圖所示，第一阻擋結構240包圍第一摻雜區域230而隔離了第一摻雜區域230與汲極區域220D。在本較佳實施例中，第一阻擋結構240係包含STI，但第一阻擋結構240亦可包含虛設閘極結構、或SAB結構。如前所述，第一摻雜區域230係包含有第二導電型態，故本較佳實施例係提供一p型第一摻雜區域230。
請參閱第3B圖與第3C圖。更重要的是，設置於汲極區域220D內的第一摻雜區域230係電性連接至一接地電位GND。另外，閘極組210中，第一閘極結構212電性連接至一電源連接墊(Vdd pad)VDD，第二閘極結構214電性連接至一接地電位GND或一訊號輸入連接墊IN、源極區域220S與防護環206電性連接至一接地電位GND，而汲極區域220D則電性連接至一I/O連接墊。如第3B圖與第3C圖所示，當靜電灌注進入半導體ESD保護元件200時，除可藉由接地的第二閘極結構214快速的導通排除之外，n型汲極區域220D、p型井區202與p型第一摻雜區域230可形成一二極體，因此在靜電放電時，灌注進汲極區域220D的電荷可如箭頭a所示流向第一摻雜區域230，並藉由接地的第一摻雜 區域230快速的導通排除。換句話說，本較佳實施例係提供至少一個二極體作為電流的分流管道。
請參閱第4圖，第4圖係為第二較佳實施例提供之半導體ESD保護元件之一變化型之示意圖。首先須注意的是，本變化型中與第二較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第4圖，本變化型與前述實施例不同之處在於，本變化型所提供之半導體ESD保護元件200a更包含一第二摻雜區域232，形成於源極區域220S內，且第二摻雜區域232包含第二導電型態。
如第4圖所示，雖然第二摻雜區域232設置於源極區域220S內，但第二摻雜區域232係藉由一第二阻擋結構242與源極區域220S分離而不接觸：第二阻擋結構242包圍第二摻雜區域232而隔離了第二摻雜區域232與源極區域220S。在本較佳實施例中，第二阻擋結構242係包含STI，但第二阻擋結構242亦可包含虛設閘極結構或金屬矽化物阻擋SAB結構。此外，第二阻擋結構242亦可包含混合型阻擋結構，而該等混合型阻擋結構之實施樣態可參考第5圖，並將於後續說明中詳述。 第二摻雜區域232係包含有第二導電型態，也就是說本較佳實施例係提供一p型的第二摻雜區域232。值得注意的是，在本變化型中，第二摻雜區域232亦電性連接至接地電位GND。如前所述，由於第二摻雜區域232與源極區域220S都電性連接至接地電位GND，故第二摻雜區域232與源極區域220S之間亦可省略阻擋結構的設置。此一省略阻擋結構設置的實施樣態可參考第13圖，並將於後續說明中詳述。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件200/200a可以是一疊置電晶體元件，其藉由上述形成於汲極區域220D內的至少一個自動觸發的二極體提供電流的分流管道。因此，半導體ESD保護元件200/200a的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件200/200a本身被靜電脈衝燒毀，故可更提昇半導體ESD保護元件200/200a的元件穩定性。是以本較佳實施例所提供之半導體ESD保護元件200於MM中所能承受之正脈衝電壓可由100V提昇至275V，負脈衝電壓可由-175V提昇至-375V，即提昇114%~175%。更重要的是，上述作為分流管道的二極體在半導體ESD保護元件200/200a未導通時不產生任何作用，故可有效降低漏電流。另外，第一摻雜區域230與第二摻雜區域232之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第5圖，第5圖係為本發明所提供之半導體ESD保護元件之一變化型之示意圖。首先須注意的是，本變化型中與第二較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第5圖，本變化型與前述實施例不同之處在於，本較佳實施例所提供之半導體ESD保護元件200b中，第一阻擋結構更包含混合型阻擋結構240’。根據本較佳實施例，混合型阻擋結構240’可包含淺溝隔離與虛設閘極(STI-dummy gate)混合型阻擋結構，或一淺溝隔離與金屬矽化物阻擋層(以下簡稱為STI-SAB)混合型阻擋結構。另外須注意的是，在本變化型中，靠近閘極組210的那一側中，混合型阻擋結構240’較佳包含STI，以確保靠 近閘極組210處的電性隔離。在本較佳實施例中，除可藉由STI分離第一摻雜區域230與汲極區域220D之外，虛設閘極或SAB係在摻雜製程中作為遮罩，因此虛設閘極或SAB之下方不會形成任何摻雜區。因此如第5圖所示，第一摻雜區域230係可藉由混合型阻擋結構240’以及其下方的基底202與汲極區域220D分離。
同理，當源極區域220S內設置有第二摻雜區域232時，環繞第二摻雜區域232的第二阻擋結構亦可包含上述混合型阻擋結構，且此混合型阻擋結構在靠近閘極組210的那一側中，較佳包含STI，以確保靠近閘極組210處的電性隔離。此時除可藉由STI分離第二摻雜區域232與源極區域220S之外，虛設閘極或SAB係在摻雜製程中作為遮罩，因此虛設閘極或SAB之下方不會形成任何摻雜區。因此第二摻雜區域232係可藉由混合型阻擋結構240’以及其下方的基底202與源極區域220S分離。然而，由於第二摻雜區域232與源極區域220S都電性連接至接地電位GND，故第二摻雜區域232與源極區域220S之間仍可省略阻擋結構的設置。
請參閱第6圖，第6圖為本發明所提供之半導體ESD保護元件之一第三較佳實施例之示意圖。如第6圖所示，本較佳實施例所提供之半導體ESD保護元件300包含有一p型的基底302，基底302包含一第一井區302a與一第二井區302b，且第一井區302a與第二井區302b係藉由基底302彼此分離。第一井區302a包含一第一導電型態，而基底302與第二井區302b包含一第二導電型態，且第一導電型態與第二導電型態彼此互補。在本較佳實施例中，第一導電型態為n型，而第二導電型態 為p型，但如前所述，反之亦可。基底302上設置有一閘極組310，在本較佳實施例中，閘極組310包含一單一閘極結構312。如第6圖所示，單一閘極結構312設置於第一井區302a與第二井區302b之間，且分別與部份第一井區302a以及部份第二井區302b重疊。如熟習該項技藝之人士所知，單一閘極結構312包含有一閘極導電層與一閘極介電層，且閘極導電層閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。另外，半導體ESD保護元件300更包含一隔離結構322，設置於第一井區302a內，且閘極組310(即單一閘極結構312)覆蓋至少部份隔離結構322。本較佳實施例所提供之半導體ESD保護元件300更包含一源極區域320S與一汲極區域320D，分別設置於閘極組310兩側之基底302內。詳細地說，源極區域320S係設置於第二井區302b內，而汲極區域320D係設置於第一井區302a內。在本較佳實施例中，源極區域320S與汲極區域320D包含有第一導電型態。另外，半導體ESD保護元件300更包含一隔離結構304與一包含第二導電型態的防護環306，隔離結構304與防護環306係環繞半導體ESD保護元件300，以提供半導體ESD保護元件300與其他元件之間的電性隔離。在本較佳實施例中，隔離結構304較佳為STI，但不限於此。
請繼續參閱第6圖。本較佳實施例所提供之半導體ESD保護元件300更包含至少一設置於汲極區域320D內的第一摻雜區域330。由於汲極區域320D設置於第一井區302a內，因此第一摻雜區域330亦設置於第一井區302a內。另外，第一摻雜區域330係設置於汲極區域320D的中央，但第一摻雜區域330係藉由一第一阻擋結構340而與汲極區域320D分離而不接觸。如第6圖所示，第一阻擋結構340包圍第一摻雜區 域330而隔離了第一摻雜區域330與汲極區域320D。在本較佳實施例中，第一阻擋結構340係包含STI，但第一阻擋結構340亦可包含虛設閘極結構、SAB結構、前述之STI-dummy gate混合型阻擋結構、或前述之STI-SAB混合型阻擋結構。另外，第一摻雜區域330包含有第二導電型態。
更重要的是，設置於汲極區域320D內的第一摻雜區域330係如第6圖所示電性連接至一接地電位GND。另外，閘極組310(即單一閘極結構312)、源極區域320S與防護環306電性連接至接地連接墊GND，而汲極區域320D則電性連接至一I/O連接墊I/O。如第6圖所示，當靜電灌注進入半導體ESD保護元件300時，除可藉由接地的閘極組310(即單一閘極結構312)快速的導通排除之外，n型汲極區域320D、n型第一井區302a與p型第一摻雜區域330可形成一二極體，因此在靜電放電時，灌注進汲極區域320D的電荷可如箭頭a所示流向接地的第一摻雜區域330，而藉以排除。換句話說，本較佳實施例係提供至少一個二極體作為電流的分流管道。
請參閱第7圖，第7圖係為第三較佳實施例提供之半導體ESD保護元件之一變化型之示意圖。首先須注意的是，本變化型中與第三較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第7圖，本變化型與前述實施例不同之處在於，本變化型所提供之半導體ESD保護元件300a更包含一第二摻雜區域332，形成於源極區域320S內，且第二摻雜區域332包含第二導電型態。
如第7圖所示，雖然第二摻雜區域332設置於源極區域320S內，但第二摻雜區域332係藉由一第二阻擋結構342與源極區域320S分離而不接觸：第二阻擋結構342包圍第二摻雜區域332而隔離了第二摻雜區域332與源極區域320S。在本較佳實施例中，第二阻擋結構342係包含STI，但第二阻擋結構342亦可包含虛設閘極結構或金屬矽化物阻擋SAB結構。如前所述，第二摻雜區域332係包含有第二導電型態，也就是說本較佳實施例係提供一p型的第二摻雜區域332。值得注意的是，在本變化型中，第二摻雜區域332亦電性連接至接地電位GND。如前所述，由於第二摻雜區域332與源極區域320S都電性連接至接地電位GND，故第二摻雜區域332與源極區域320S之間亦可省略阻擋結構的設置。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件300/300a可以是一LDMOS電晶體元件，並藉由上述形成於汲極區域320D內的二極體提供電流的分流管道。因此，半導體ESD保護元件300/300a的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件300/300a本身被靜電脈衝燒毀，故更提昇半導體ESD保護元件300/300a的元件穩定性。更重要的是，上述作為分流管道的二極體在半導體ESD保護元件300/300a未導通時不產生任何作用，故可有效降低漏電流。另外如前所述，第一摻雜區域330與第二摻雜區域332之設置可與現有製程整合，故不增加製程複雜度與製程成本。
請參閱第8圖，第8圖係為第三較佳實施例所提供之半導體ESD保護元件之又一變化型之示意圖。首先須注意的是，本變化型中與第三較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第8圖，本變化型與前述/後續實施例不同之處在於，本較佳實施例所提供之半導體ESD保護元件300b中，第一阻擋結構更包含混合型阻擋結構340’。根據本較佳實施例，混合型阻擋結構340’可包含淺溝隔離與虛設閘極(STI-dummy gate)混合型阻擋結構，或一STI-SAB混合型阻擋結構。另外須注意的是，在本變化型中，靠近閘極組310的那一側中，混合型阻擋結構340’較佳包含STI，以確保靠近閘極組310處的電性隔離。在本較佳實施例中，除可藉由STI分離第一摻雜區域330與汲極區域320D之外，虛設閘極或SAB係在摻雜製程中作為遮罩，因此虛設閘極或SAB之下方不會形成任何摻雜區。因此如第8圖所示，第一摻雜區域330係可藉由混合型阻擋結構340’以及其下方的基底302與汲極區域320D分離。
同理，當源極區域320S內設置有第二摻雜區域332時，環繞第二摻雜區域332的第二阻擋結構亦可包含上述混合型阻擋結構，且此混合型阻擋結構在靠近閘極組310的那一側較佳包含STI，以確保靠近閘極組310處的電性隔離。此時除可藉由STI分離第二摻雜區域332與源極區域320S之外，虛設閘極或SAB係在摻雜製程中作為遮罩，因此虛設閘極或SAB之下方不會形成任何摻雜區。因此第二摻雜區域332係可藉由混合型阻擋結構以及其下方的基底302與源極區域320S分離。此外如前所述，由於第二摻雜區域332與源極區域320S都電性連接至接地電 位GND，故第二摻雜區域332與源極區域320S之間仍可省略阻擋結構的設置。
請參閱第9圖，其為本發明所提供之半導體ESD保護元件之一第四較佳實施例之佈局結構示意圖。如第9圖所示，本較佳實施例所提供之半導體ESD保護元件400包含有一基底402，基底402上設置有一閘極組410，在本較佳實施例中，閘極組410包含一單一閘極結構412。 如熟習該項技藝之人士所知，單一閘極結構412包含有一閘極導電層與一閘極介電層，由於閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此將不加以贅述。另外，本較佳實施例所包含之閘極組410亦可以產品所需包含二個閘極、三個閘極、甚或多組閘極。如第9圖所示，本較佳實施例所提供之半導體ESD保護元件400更包含一源極區域420S與一汲極區域420D，分別設置於閘極組410兩側之基底402上。值得注意的是，源極區域420S包含有複數個源極鰭片422，而汲極區域420D則包含有複數個汲極鰭片424。如第9圖所示，源極鰭片422彼此平行，而汲極鰭片424彼此平行。在本較佳實施例中，源極鰭片422與汲極鰭片424係可利用一多重圖案化製程，例如一雙重圖案化製程，形成於基底402上。源極鰭片422與汲極鰭片424係沿一第一方向D1延伸，並沿一第二方向D2排列，且第一方向D1與第二方向D2彼此垂直。而閘極組410則沿第二方向D2延伸並覆蓋部份鰭片結構。
請繼續參閱第9圖。在汲極區域420D中，更形成有至少一第一摻雜鰭片430。如第9圖所示，第一摻雜鰭片430係與汲極鰭片424彼此平行，且第一摻雜鰭片430係藉由一隔離結構440與汲極鰭片424分 離。源極區域420S(包含各源極鰭片422)與汲極區域420D(包含各汲極鰭片424)包含有一第一導電型態，而基底402與第一摻雜鰭片430則包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型，但如前所述反之亦可。
更重要的是，設置於汲極區域420D內的第一摻雜鰭片430係電性連接至一接地電位GND。另外，閘極組410(即單一閘極結構412)、源極區域420S係電性連接至接地電位GND，而汲極區域420D則電性連接至一I/O連接墊I/O。在本較佳實施例中，當靜電灌注進入半導體ESD保護元件400時，除可藉由接地的閘極組410/412快速的導通排除之外，n型汲極區域420D、p型基底402與p型第一摻雜鰭片430可形成一二極體，因此在靜電放電時，灌注進汲極區域420D的電荷係可流向第一摻雜鰭片430，並藉由接地的第一摻雜鰭片430快速的導通排除。換句話說，本較佳實施例係提供至少一個二極體作為電流的分流管道。
另外請參閱第10圖，第10圖係為本發明所提供之半導體ESD保護元件之第四較佳實施例之一變化型之佈局結構圖。首先須注意的是，本變化型中與第四較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。 請參閱第10圖，本變化型與前述第四較佳實施例不同之處在於，本變化型所提供之半導體ESD保護元件400a在源極區域420S中，更形成有至少一第二摻雜鰭片432，且第二摻雜鰭片432包含第二導電型態。如第10圖所示，第二摻雜鰭片432係與源極鰭片422彼此平行，但第二摻 雜鰭片432與源極鰭片422分離。值得注意的是，在本變化型中，第二摻雜鰭片432亦電性連接至接地電位GND。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件400/400a可以是一FinFET元件，其藉由上述形成於汲極區域420D內的至少一個二極體提供電流的分流管道。因此，半導體ESD保護元件400的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件400/400a本身被靜電脈衝燒毀，故可更提昇半導體ESD保護元件400/400a的元件穩定性。更重要的是，上述作為分流管道的二極體在半導體ESD保護元件400/400a未導通時不產生任何作用，故可有效降低漏電流。另外，第一摻雜鰭片430與第二摻雜鰭片432之設置可與現有製程整合，而不增加製程複雜度與製程成本。
另外請參閱第11圖，第11圖係為本發明所提供之半導體ESD保護元件之第四較佳實施例之另一變化型之佈局結構圖。首先須注意的是，本變化型中與第四較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。 請參閱第11圖，本變化型與前述第四較佳實施例不同之處在於，本變化型所提供之半導體ESD保護元件400b中，可藉由調整隔離結構440的設置位置，本變化型中第一摻雜鰭片430所形成的二極體的電流方向改變了，但本較佳實施例與其變化型仍然可提供至少一個二極體作為電流的分流管道。此外，在本變化型中，源極區域420S內係設置有第二摻雜鰭片432，但第二摻雜鰭片432之設置係可依產品需求而由源極鰭 片422取代。
請參閱第12A圖與第12B圖，第12A圖為本發明所提供之半導體ESD保護元件之一第五較佳實施例之佈局結構示意圖，而第12B圖為該第五較佳實施例所提供之半導體ESD保護元件之示意圖，且為第12A圖中沿C-C’切線之剖面圖。如第12A圖與第12B圖所示，本較佳實施例所提供之半導體ESD保護元件500包含有一基底，且基底包含一井區502。基底與井區502上設置有一閘極組510，在本較佳實施例中，閘極組510包含一第一閘極結構512、一第二閘極結構514以及一第三摻雜區域518。如第12A圖與第12B圖所示，第三摻雜區域518設置於第一閘極結構512與第二閘極結構514之間，用以在空間上分離第一閘極結構512與第二閘極結構514，並電性連接第一閘極結構512與第二閘極結構514。如熟習該項技藝之人士所知，第一閘極結構512與第二閘極結構514分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。 本較佳實施例所提供之半導體ESD保護元件500更包含一源極區域520S與一汲極區域520D，分別設置於閘極組510兩側之基底/井區502內。因此，第一閘極結構512係如第12A圖與第12B圖所示，設置於第三摻雜區域518與汲極區域520D之間，而第二閘極結構514則設置於第三摻雜區域518與源極區域520S之間。在本較佳實施例中，源極區域520S、汲極區域520D與第三摻雜區域518包含有一第一導電型態，井區502包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型，然而如前所述反之亦可。另外，半導體ESD保護元件500更包 含一隔離結構504與一包含第二導電型態的防護環506，隔離結構504與防護環506係環繞半導體ESD保護元件500，以提供半導體ESD保護元件500與其他元件之間的電性隔離。在本較佳實施例中，隔離結構504較佳為STI，但不限於此。
請繼續參閱第12A圖與第12B圖。本較佳實施例所提供之半導體ESD保護元件500更包含至少一設置於源極區域520S內的摻雜區域530。值得注意的是，雖然摻雜區域530設置於源極區域520S內，但摻雜區域530係藉由一阻擋結構540而與源極區域520S分離而不接觸。 如第12A圖與第12B圖所示，阻擋結構540包圍摻雜區域530而隔離了摻雜區域530與源極區域520S。在本較佳實施例中，阻擋結構540係包含STI，但阻擋結構540亦可包含虛設閘極結構、或SAB結構。阻擋結構540甚至可包含如前所述之STI-虛設閘極混合型阻擋結構或STI-SAB混合型阻擋結構。如前所述，摻雜區域530係包含有第二導電型態，故本較佳實施例係提供一p型摻雜區域530。
請繼續參閱第12A圖與第12B圖。更重要的是，設置於源極區域520S內的摻雜區域530係電性連接至一接地電位GND。因此，當靜電灌注進入半導體ESD保護元件500時，n型汲極區域520D、p型井區502與p型摻雜區域530可形成一二極體，因此在靜電放電時，灌注進汲極區域520D的電荷係可流向摻雜區域530，並藉由接地的摻雜區域530快速的導通排除。換句話說，本較佳實施例係提供至少一個二極體作為電流的分流管道。
另外請參閱第13圖，第13圖係為本發明所提供之半導體ESD保護元件之一變化型之示意圖。首先須注意的是，本變化型中與前述較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。此外，本發明所提供之其他實施例亦可採用第13圖所揭示之變化型。請參閱第13圖，本變化型與其他實施例不同之處在於：由於摻雜區域530與源極區域520S都電性連接至接地電位GND，故摻雜區域530與源極區域520S之間係可省略阻擋結構的設置。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件500可以是一疊置電晶體元件，其藉由上述設置於源極區域520S內的摻雜區域530形成至少一個二極體提供電流的分流管道。因此，半導體ESD保護元件500的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件500本身被靜電脈衝燒毀，故可更提昇半導體ESD保護元件500的元件穩定性。更重要的是，上述作為分流管道的二極體在半導體ESD保護元件500未導通時不產生任何作用，故可有效降低漏電流。另外，摻雜區域530之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第14圖，其為本發明所提供之半導體ESD保護元件之一第六較佳實施例之佈局結構示意圖。如第14圖所示，本較佳實施例所提供之半導體ESD保護元件600包含有一基底602，基底602上設置有一閘極組610，在本較佳實施例中，閘極組610包含一單一閘極結構612。如熟習該項技藝之人士所知，單一閘極結構612包含有一閘極導 電層與一閘極介電層，由於閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此將不加以贅述。另外，本較佳實施例所包含之閘極組610亦可以產品所需包含二個閘極、三個閘極、甚或多組閘極。如第14圖所示，本較佳實施例所提供之半導體ESD保護元件600更包含一源極區域620S與一汲極區域620D，分別設置於閘極組610兩側之基底602上。值得注意的是，源極區域620S包含有複數個源極鰭片622，而汲極區域620D則包含有複數個汲極鰭片624。如第14圖所示，源極鰭片622彼此平行，而汲極鰭片624彼此平行。在本較佳實施例中，源極鰭片622與汲極鰭片624係可利用一多重圖案化製程，例如一雙重圖案化製程，形成於基底602上。源極鰭片622與汲極鰭片624係沿一第一方向D1延伸，並沿一第二方向D2排列，且第一方向D1與第二方向D2彼此垂直。而閘極組610則沿第二方向D2延伸並覆蓋部份鰭片結構。
請繼續參閱第14圖。在源極區域620S中，更形成有至少一摻雜鰭片630。如第14圖所示，摻雜鰭片630係與源極鰭片622彼此平行，且摻雜鰭片630係與源極鰭片622實體分離。源極區域620S(包含各源極鰭片622)與汲極區域620D(包含各汲極鰭片624)包含有一第一導電型態，而基底602與摻雜鰭片630則包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型，但如前所述反之亦可。
更重要的是，設置於源極區域620S內的摻雜鰭片630係電性連接至一接地電位GND。另外，閘極組610(即單一閘極結構612)與 源極區域620S係電性連接至接地電位GND，而汲極區域620D則電性連接至一I/O連接墊I/O。在本較佳實施例中，當靜電灌注進入半導體ESD保護元件600時，除可藉由接地的閘極組610/612快速的導通排除之外，n型汲極區域620D、p型基底602與p型摻雜鰭片630可形成一二極體，因此在靜電放電時，灌注進汲極區域620D的電荷係可流向摻雜鰭片630，並藉由接地的摻雜鰭片630快速的導通排除。換句話說，本較佳實施例係提供至少一個二極體作為電流的分流管道。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件600可以是一FinFET元件，其藉由上述形成源極區域620S內的至少一個二極體提供電流的分流管道。因此，半導體ESD保護元件600的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件600本身被靜電脈衝燒毀，故可更提昇半導體ESD保護元件600的元件穩定性。更重要的是，上述作為分流管道的二極體在半導體ESD保護元件600未導通時不產生任何作用，故可有效降低漏電流。另外，摻雜鰭片630之設置可與現有製程整合，而不增加製程複雜度與製程成本。
請參閱第15A圖至第15C圖，其中第15A圖為本發明所提供之半導體ESD保護元件之一第七較佳實施例之佈局結構示意圖，第15B圖為該第七較佳實施例所提供之半導體ESD保護元件之示意圖，且為第15A圖中沿D-D’切線之剖面圖，第15C圖則為該第七較佳實施例所提供之半導體ESD保護元件之電路圖。如第15A圖與第15B圖所示，本較佳實施例所提供之半導體ESD保護元件700包含有一基底，且基底包含 一井區702。基底與井區702上設置有一閘極組710，在本較佳實施例中，閘極組710包含一第一閘極結構712、一第二閘極結構714以及一第三摻雜區域718。如第15A圖與第15B圖所示，第三摻雜區域718設置於第一閘極結構712與第二閘極結構714之間，用以在空間上分離第一閘極結構712與第二閘極結構714，並電性連接第一閘極結構712與第二閘極結構714。如熟習該項技藝之人士所知，第一閘極結構712與第二閘極結構714分別包含有一閘極導電層與一閘極介電層，閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此不加以贅述。此外，熟習該項技藝之人士應知，本較佳實施例所提供之半導體ESD保護元件700之閘極組710亦可包含單一閘極、多閘極、或多重閘極組合，而不限於此。本較佳實施例所提供之半導體ESD保護元件700更包含一源極區域720S與一汲極區域720D，分別設置於閘極組710兩側之基底/井區702內。因此，第一閘極結構712係如第15A圖與第15B圖所示，設置於第三摻雜區域718與汲極區域720D之間，而第二閘極結構714則設置於第三摻雜區域718與源極區域720S之間。在本較佳實施例中，源極區域720S、汲極區域720D與第三摻雜區域718包含有一第一導電型態，井區702包含有一第二導電型態，且第一導電型態與第二導電型態彼此互補。舉例來說，本較佳實施例中第一導電型態為n型，而第二導電型態為p型。然而如前所述，反之亦可。另外，半導體ESD保護元件700更包含一隔離結構704與一包含第二導電型態的防護環706，隔離結構704與防護環706係環繞半導體ESD保護元件700，以提供半導體ESD保護元件700與其他元件之間的電性隔離。在本較佳實施例中，隔離結構704較佳為STI，但不限於此。
請繼續參閱第15A圖與第15B圖。本較佳實施例所提供之半導體ESD保護元件700更包含至少一設置於汲極區域720D內的第一摻雜區域730，且第一摻雜區域730係設置於汲極接觸插塞722C與閘極組710之間。值得注意的是，雖然第一摻雜區域730設置於汲極區域720D內，但第一摻雜區域730係藉由一第一阻擋結構740而與汲極區域720D分離而不接觸。如第15A圖與第15B圖所示，第一阻擋結構740包圍第一摻雜區域730而隔離了第一摻雜區域730與汲極區域720D。在本較佳實施例中，第一阻擋結構740係包含STI，但第一阻擋結構740亦可包含虛設閘極結構、或SAB結構。如前所述，第一摻雜區域730係包含有第一導電型態，故本較佳實施例係提供一n型第一摻雜區域730。
請參閱第15B圖與第15C圖。更重要的是，設置於汲極區域720D內的第一摻雜區域730係電性連接至一接地電位GND。另外，閘極組710中，第一閘極結構712電性連接至一電源連接墊VDD，第二閘極結構714電性連接至一接地電位GND或一訊號輸入連接墊IN、源極區域720S與防護環706電性連接至接地電位GND，而汲極區域720D則電性連接至一I/O連接墊。如第15B圖與第15C圖所示，當靜電灌注進入半導體ESD保護元件700時，除可藉由接地的第二閘極結構714快速的導通排除之外，n型汲極區域720D、p型井區702與n型第一摻雜區域730可形成一npn型BJT，因此在靜電放電時，灌注進汲極區域720D的電荷可如箭頭a所示流向第一摻雜區域730，並藉由接地的第一摻雜區域730快速的導通排除。換句話說，本較佳實施例係提供至少一個BJT作為電流的分流管道。
請參閱第16圖，第16圖係為第七較佳實施例提供之半導體ESD保護元件之一變化型之佈局結構圖。首先須注意的是，本變化型中與第七較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第16圖，本變化型與前述實施例不同之處在於，本變化型所提供之半導體ESD保護元件700a更包含一第二摻雜區域732，形成於源極區域720S內，且第二摻雜區域732包含第二導電型態。雖然第二摻雜區域732設置於源極區域720S內，但第二摻雜區域732係藉由一第二阻擋結構742與源極區域720S分離而不接觸：第二阻擋結構742包圍第二摻雜區域732而隔離了第二摻雜區域732與源極區域720S。
請參閱第17圖，第17圖係為本發明所提供之半導體ESD保護元件之第七較佳實施例之另一變化型之佈局結構圖。首先須注意的是，本變化型中與第七較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。 請參閱第17圖，本變化型與前述第七較佳實施例不同之處在於，本變化型所提供之半導體ESD保護元件700b包含之第一摻雜區域更包含一對次第一摻雜區域(sub-first doped region)730a/730b，次第一摻雜區域730a/730b分別設置於汲極接觸插塞722C與閘極組710之間。更重要的是，本變化型中次第一摻雜區域730a/730b係設置於汲極區域720D的二端。
另外，在本變化型中，源極區域720S係可依產品需求設置第二摻雜區域，且第二摻雜區域更包含一對次第二摻雜區域(sub-second doped region)732a/732b。如第17圖所示，本變化型中次第二摻雜區域732a/732b係設置於源極區域720S的二端。
請參閱第18圖，第18圖係為第七較佳實施例所提供之半導體ESD保護元件之又一變化型之示意圖。首先須注意的是，本變化型中與第七較佳實施例相同之元件係包含相同的符號說明，並具有相同的材料選擇與電性關係，因此相同之處將不再贅述。請參閱第18圖，本變化型與前述實施例不同之處在於，本較佳實施例所提供之半導體ESD保護元件700中，第一阻擋結構更包含混合型阻擋結構740’。根據本較佳實施例，混合型阻擋結構740’可包含淺溝隔離與虛設閘極(STI-dummy gate)混合型阻擋結構，或一STI-SAB混合型阻擋結構。另外須注意的是，在本變化型中，靠近閘極組710的那一側中，混合型阻擋結構較佳包含STI，以確保靠近閘極組710處的電性隔離。在本較佳實施例中，除可藉由STI分離第一摻雜區域730與汲極區域720D之外，虛設閘極或SAB係在摻雜製程中作為遮罩，因此虛設閘極或SAB之下方不會形成任何摻雜區。因此如第18圖所示，第一摻雜區域730係可藉由混合型阻擋結構740’以及其下方的基底702與汲極區域720D分離。
同理，當源極區域720S內設置有第二摻雜區域732時，環繞第二摻雜區域732的第二阻擋結構亦可包含上述混合型阻擋結構，且此混合型阻擋結構在靠近閘極組710的那一側中，較佳包含STI，以確保靠近閘極組710處的電性隔離。此時除可藉由STI分離第二摻雜區域732與源極區域720S之外，虛設閘極或SAB係在摻雜製程中作為遮罩，因此虛設閘極或SAB之下方不會形成任何摻雜區。因此第二摻雜區域732 係可藉由混合型阻擋結構740’以及其下方的基底702與源極區域720S分離。如前所述，由於第二摻雜區域732與源極區域720S都電性連接至接地電位GND，故第二摻雜區域732與源極區域720S之間亦可省略阻擋結構的設置。
根據上述說明，可知本較佳實施例所提供之半導體ESD保護元件700/700a/700b/700c可以是一疊置電晶體元件，其藉由上述形成汲極區域720D內的至少一個BJT提供電流的分流管道。因此，半導體ESD保護元件700/700a/700b/700c的啟始電壓可有效地降低，以提昇導通速度。且由於上述分流管道的形成可避免半導體ESD保護元件700/700a/700b/700c本身被靜電脈衝燒毀，故可更提昇半導體ESD保護元件700/700a/700b/700c的元件穩定性。更重要的是，上述作為分流管道的BJT係在半導體ESD保護元件700/700a/700b/700c未導通時不產生任何作用，故可有效降低漏電流。另外，第一摻雜區域730與第二摻雜區域732之設置可與現有製程整合，而不增加製程複雜度與製程成本。
綜上所述，根據本發明所提供之半導體ESD保護元件，設置於汲極區域或源極區域內設置含第一導電型態或第二導電型態的第一摻雜區域，且該第一摻雜區域係與一接地電位電性連接。此第一摻雜區域係可於半導體ESD保護元件內形成一二極體或BJT，因此可以降低臨界電壓、提昇半導體ESD保護元件的導通速度、半導體ESD保護元件的MM耐受度以及元件穩定性。另外，本發明所提供之半導體ESD保護元件係包含閘極組，閘極組內可包含單一閘極、多閘極、或多重閘極組合，故本發明所提供之半導體ESD保護元件可成功與單一閘極 MOS電晶體元件、疊置電晶體元件、多閘極MOS電晶體元件、以及FinFET元件等架構整合。另外，藉由基底其他井區的組合，本發明所提供之半導體ESD保護元件更可與LDMOS電晶體元件整合。換句話說，本發明所提供之半導體ESD保護元件係可依需求與多種電晶體元件整合，更提昇了半導體ESD保護元件的產品彈性及實用性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (25)

  1. 一種半導體靜電放電(electrostatic discharge protection，ESD)保護元件，包含有：一基底；一閘極組(gate set)，設置於該基底上；一源極區域與一汲極區域，分別設置於該閘極組兩側之該基底內，且該源極區域與該汲極區域包含有一第一導電型態(conductivity type)；以及至少一第一摻雜區域，設置於該汲極區域內，該基底與該第一摻雜區域包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)，該汲極區域電性連接至一輸入/輸出連接墊(I/O pad)，該源極區域與該第一摻雜區域分別電性連接至一接地電位(ground potential)。
  2. 如申請專利範圍第1項所述之半導體ESD保護元件，更包含一第一阻擋結構，包圍該第一摻雜區域並隔離該第一摻雜區域與該汲極區域。
  3. 如申請專利範圍第2項所述之半導體ESD保護元件，其中該第一阻擋結構包含淺溝隔離(shallow trench isolation，STI)結構、虛設閘極、或金屬矽化物阻(salicide blocking，SAB)阻擋層。
  4. 如申請專利範圍第3項所述之半導體ESD保護元件，其 中該第一阻擋結構包含一淺溝隔離與虛設閘極(STI-dummy gate)混合型阻擋結構，或一淺溝隔離與金屬矽化物阻擋層(STI-SAB)混合型阻擋結構。
  5. 如申請專利範圍第1項所述之半導體ESD保護元件，更包含一第二摻雜區域，形成於該源極區域內，且該第二摻雜區域包含該第二導電型態。
  6. 如申請專利範圍第5項所述之半導體ESD保護元件，更包含一第二阻擋結構，包圍該第二摻雜區域並隔離該第二摻雜區域與該源極區域，其中該第一阻擋結構包含淺溝隔離結構、虛設閘極、或金屬矽化物阻阻擋層。
  7. 如申請專利範圍第6項所述之半導體ESD保護元件，其中該第二摻雜區域電性連接至該接地電位。
  8. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該閘極組包含一單一閘極結構，該單一閘極結構電性連接至該接地電位。
  9. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該閘極組包含有：一第三摻雜區域，包含有該第一導電型態；一第一閘極結構，設置於該基底上，且設置於該第三摻雜區域與該 汲極區域之間；以及一第二閘極結構，設置於該基底上，且設置於該第三摻雜區域與該源極區域之間。
  10. 如申請專利範圍第9項所述之半導體ESD保護元件，其中該第一閘極結構與該第二閘極結構係藉由該第三摻雜區域在空間上彼此分離，且該第一閘極結構與該第二閘極結構係藉由該第三摻雜區域電性連接。
  11. 如申請專利範圍第1項所述之半導體ESD保護元件，更包含：一第一井區，形成於該基底內，該第一井區包含該第一導電型態；以及一第二井區，形成於該基底內，該第二井區包含該第二導電型態，且該第一井區與該第二井區係藉由該基底彼此分離。
  12. 如申請專利範圍第11項所述之半導體ESD保護元件，其中該汲極區域與該第一摻雜區域係形成於該第一井區內，該源極區域係形成於該第二井區內。
  13. 如申請專利範圍第11項所述之半導體ESD保護元件，更包含一第二摻雜區域，形成於該第二井區內之該源極區域內，且該第二摻雜區域包含該第二導電型態。
  14. 如申請專利範圍第1項所述之半導體ESD保護元件，其中該源極區域包含有複數個彼此平行的源極鰭片(fin)，且該汲極區域包含複數個彼此平行的汲極鰭片。
  15. 如申請專利範圍第14項所述之半導體ESD保護元件，其中該第一摻雜區域更包含至少一第一摻雜鰭片，該第一摻雜鰭片係與該等汲極鰭片平行，且與該等汲極鰭片分離。
  16. 一種半導體靜電放電(ESD)保護元件，包含有：一基底；一閘極組，設置於該基底上；一源極區域與一汲極區域，分別設置於該閘極組兩側之該基底內，且該源極區域與該汲極區域包含有一第一導電型態；以及至少一摻雜區域，設置於該源極區域內，該基底與該摻雜區域包含有一第二導電型態，且該第二導電型態與該第一導電型態互補，該汲極區域電性連接至一輸入/輸出連接墊(I/O pad)，該源極區域與該摻雜區域分別電性連接至一接地電位。
  17. 如申請專利範圍第16項所述之半導體ESD保護元件，更包含一第一阻擋結構，包圍該摻雜區域並隔離該摻雜區域與該源極區域。
  18. 如申請專利範圍第17項所述之半導體ESD保護元件，其中該阻擋結構包含淺溝隔離結構、虛設閘極、或金屬矽化物阻阻擋 層。
  19. 如申請專利範圍第16項所述之半導體ESD保護元件，其中該源極區域包含有複數個彼此平行的源極鰭片，且該汲極區域包含複數個彼此平行的汲極鰭片。
  20. 如申請專利範圍第19項所述之半導體ESD保護元件，其中該摻雜區域更包含至少一摻雜鰭片，該摻雜鰭片係與該等源極鰭片平行，且與該等源極鰭片分離。
  21. 一種半導體靜電放電(ESD)保護元件，包含有：一基底；一閘極組，設置於該基底上；一源極區域與一汲極區域，分別設置於該閘極組兩側之該基底內，且該源極區域與該汲極區域包含有一第一導電型態，該基底包含一第二導電型態，該第二導電型態與該第一導電型態互補；以及至少一第一摻雜區域，設置於該汲極區域內，該第一摻雜區域包含有該第一導電型態，且該汲極區域電性連接至一輸入/輸出連接墊，該源極區域與該第一摻雜區域分別電性連接至一接地電位。
  22. 如申請專利範圍第21項所述之半導體ESD保護元件，更包含一第一阻擋結構，包圍該第一摻雜區域並隔離該第一摻雜區域與該汲極區域。
  23. 如申請專利範圍第22項所述之半導體ESD保護元件，其中該第一阻擋結構包含淺溝隔離結構、虛設閘極、或金屬矽化物阻阻擋層。
  24. 如申請專利範圍第23項所述之半導體ESD保護元件，其中該第一阻擋結構包含一淺溝隔離與虛設閘極(STI-dummy gate)混合型阻擋結構，或一淺溝隔離與金屬矽化物阻擋層(STI-SAB)混合型阻擋結構。
  25. 如申請專利範圍第21項所述之半導體ESD保護元件，更包含一第二摻雜區域，形成於該源極區域內，該第二摻雜區域包含該第二導電型態，且該第二導電型態與該第一導電型態互補。
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