TWI810249B - 突崩穩健性ldmos - Google Patents

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Abstract

一種半導體器件包括形成於基板上的主動區。該主動區包括FET及二極體。該FET包括一或多個FET指狀物。每一FET指狀物包括FET源極區、FET汲極區，及側向FET閘電極。該二極體包括一或多個二極體指狀物。該等二極體指狀物中的每一個包括電氣地耦接至該FET源極區的二極體陽極區、電氣地耦接至該FET汲極區的二極體陰極區，及電氣地耦接至該二極體陽極區且與該側向FET閘電極電氣地隔離的側向二極體閘電極。該等FET指狀物係該半導體器件之主動指狀物且該等二極體指狀物係該半導體器件之虛設指狀物。該二極體經組配以鉗位在該FET汲極區及該FET源極區兩端呈現的最大電壓。

Description

突崩穩健性LDMOS
相關申請案之交互參照
本申請案主張2018年4月4日提交並且標題為「AVALANCHE ROBUST LDMOS」之美國非臨時申請案第15/945,588號之優先權，該案出於任何目的在此以引用之方式併入本文中。
本發明係關於突崩穩健性LDMOS。
金屬氧化物場效電晶體(MOSFET)通常包括閘電極、源極區、汲極區，及主體區。源極區及汲極區具有第一導電型，且主體區具有第二導電型。在一些MOSFET器件中，第一導電型係n型且第二導電型係p型。在其他MOSFET器件中，此關係係逆向的。當MOSFET器件回應於施加閘電壓而處於接通狀態中時，通道區形成於閘下方的主體區中，以及汲極區與源極區之間。電流在通道區中流動。當MOSFET器件處於斷開狀態中時，通道區不存在，因而電流將不在汲極區與源極區之間流動。然而，若在MOSFET之汲極區及源極區兩端施加超過崩潰電壓的逆向偏壓，則無論電壓是否施加至閘電極，不受控制的大電流將在源極區與汲極區之間流動。在逆向偏壓增加超過崩潰電壓時，突崩崩潰事件可發生。在突崩崩潰事件期間，穿過MOSFET之電流以遞增速率增加且可迅速地超過MOSFET之最大額定電流。因此，通常會損壞或完全毀壞MOSFET。
側向擴散MOSFET (LDMOS)係另外包括用以與典型MOSFET之崩潰電壓相比增加半導體器件之崩潰電壓的側向輕度摻雜汲極(LDD)區的一類MOSFET。LDD區具有與主體區相同的導電型，但經摻雜至不同濃度。儘管LDMOS與MOSFET相比可具有增加的崩潰電壓，但若逆向偏壓超過LDMOS之崩潰電壓，則突崩崩潰事件仍可發生。
在一些實施例中，半導體器件包括基板及主動區。該主動區包括形成於該基板上的FET及二極體。該FET包括形成於該主動區中的一或多個FET指狀物，每一FET指狀物具有FET源極區、FET汲極區，及側向FET閘電極。該二極體包括形成於該主動區中的一或多個二極體指狀物，每一二極體指狀物具有電氣地耦接至該FET源極區的二極體陽極區、電氣地耦接至該FET汲極區的二極體陰極區，及電氣地耦接至該二極體陽極區且與該側向FET閘電極電氣地隔離的側向二極體閘電極。該FET之該一或多個FET指狀物係該半導體器件之主動指狀物且該二極體之該一或多個二極體指狀物係該半導體器件之虛設指狀物。該二極體經組配以鉗位在該FET汲極區及該FET源極區兩端呈現的最大電壓。
在一些實施例中，半導體器件包括基板及形成於該基板上的主動區。該主動區包括一或多個主動指狀物及一或多個二極體指狀物。每一主動指狀物包括主動側向閘電極、第一導電型之兩或更多個第一主動摻雜區，及第二導電型之一或多個第二主動摻雜區。每一二極體指狀物包括二極體側向閘電極、該第一導電型之一或多個第一二極體摻雜區，及該第二導電型之一或多個第二二極體摻雜區。每一主動指狀物包括相較於該二極體指狀物包括的摻雜至該第一導電型的較多區。該主動指狀物包括與該二極體指狀物包括的摻雜至該第二導電型的相同數目的區。該主動側向閘電極與該二極體側向閘電極電氣地隔離。該二極體側向閘電極電氣地耦接至該等第二二極體摻雜區中之二極體區。該一或多個二極體指狀物係該半導體器件之虛設指狀物。該一或多個二極體指狀物經組配以鉗位在該等第一主動摻雜區中兩者兩端呈現的最大電壓。
在一些實施例中，用於形成半導體之方法涉及提供基板及在該基板上形成主動區。該主動區包括一或多個主動指狀物及一或多個二極體指狀物。FET形成在該等主動指狀物中一或多個內。該FET包括FET源極區、FET汲極區，及側向FET閘電極。二極體形成在該等二極體指狀物中一或多個內。該二極體包括二極體陽極區、二極體陰極區，及側向二極體閘電極。該FET源極區電氣地耦接至該二極體陽極區。該FET汲極區電氣地耦接至該二極體陰極區。該側向二極體閘電極側向地耦接至該二極體陽極區。該一或多個二極體指狀物係該半導體器件之虛設指狀物。該側向FET閘電極與該側向二極體閘電極電氣地隔離。該二極體經組配以鉗位在該FET汲極區及該FET源極區兩端呈現的最大電壓。
當在LDMOS之源極區及汲極區兩端呈現的逆向偏壓超過LDMOS器件之崩潰電壓位準時，突崩崩潰可發生在LDMOS器件中。當突崩崩潰發生時，可損壞或毀壞LDMOS。一種用以緩和突崩崩潰事件之風險之方式將實行與LDMOS器件並聯之逆向偏壓二極體。在此類實施例中，二極體之陰極區電氣地耦接至LDMOS器件之汲極區，且二極體之陽極區電氣地耦接至LDMOS器件之源極區。二極體經組配以具有小於將使LDMOS器件中發生突崩崩潰事件的崩潰電壓之目標(例如，所要的)二極體崩潰電壓位準。當逆向偏壓超過二極體之崩潰電壓時，二極體傳導大量電流。此電流流動降低或消除LDMOS器件兩端之逆向偏壓。因為LDMOS兩端之逆向偏壓經降低或消除，所以防止LDMOS經歷突崩崩潰事件。
在本文所描述之示例性實施例及方法中，一或多個二極體有利地與一或多個LDMOS器件整體地整合在半導體器件之共用基板上。半導體器件包括一或多個主動指狀物及一或多個虛設指狀物(有時亦稱為終止指狀物)。在一些實施例中，虛設指狀物係鄰近於半導體器件之端接周長(例如，外周長)的多指狀物半導體器件之指狀物。在一些實施例中，存在鄰近於半導體器件之端接周長的經組配為虛設指狀物的多個指狀物。在一些實施例中，虛設指狀物係具有控制節點(例如，閘電極)的多指狀物半導體器件之指狀物，該控制節點未電氣地耦接至半導體器件之主動指狀物的對應控制節點(例如，閘電極)。在一些實施例中，LDMOS器件形成於主動指狀物中一或多個內且二極體形成於虛設指狀物中一或多個內。此等二極體電氣地耦接成與形成於半導體器件之一或多個主動指狀物中的LDMOS器件並聯。形成於虛設指狀物中的二極體或多個二極體經組配以具有低於將觸發形成於主動指狀物中的LDMOS中之突崩事件的逆向偏壓位準的崩潰電壓位準。因而，將通常由虛設指狀物浪費的半導體之區域有利地經重新目的化為一或多個二極體以延伸且保護形成於主動指狀物中的LDMOS之壽命。另外，因為虛設指狀物類似於主動指狀物，所以與用以整體地整合不相似的半導體器件之製程流相比，用以產生半導體器件的製程流得以有利地簡化。
圖1示出多指狀物半導體器件100的簡化先前技術正視圖。半導體器件100通常包括兩或更多個主動指狀物102及兩或更多個虛設指狀物104。LDMOS器件形成於主動指狀物102中，如由交替的源極區S2-3 、閘電極G2-4 ，及汲極區D2-3 所示。金屬化層(未示出)可用來將主動指狀物102之對應區電氣地耦接在一起，如示意性地所示。例如，金屬化層可將主動指狀物102之閘電極G2-4 中每一個電氣地耦接在一起；另一金屬化層可將主動指狀物102之源極區S2-3 中每一個電氣地耦接在一起，等等。虛設指狀物104通常定位在半導體器件100之外周長附近以最小化用來形成半導體器件100的製程流的周邊效應。虛設指狀物104包括類似於主動指狀物102之對應區的交替源極S1-n 區、閘電極G1-n ，及汲極區D1- n ，除了一些例外。例如，虛設指狀物104之區可未電氣地耦接至主動指狀物102內之對應區(例如，G1 通常與G2 電氣地隔離)。
圖2示出根據一些實施例之多指狀物半導體器件200的簡化正視圖。為簡單起見，圖2中已省略由熟習此項技術者理解為存在的半導體器件200之一些部分。半導體器件200通常包括兩或更多個主動指狀物202及兩或更多個虛設指狀物204。虛設指狀物204通常定位在半導體器件200之外周長附近，但是在一些實施例中虛設指狀物204在主動指狀物202之間交錯。穿過主動指狀物202之一部分的橫截面切割線203對應於參考圖3所示且所論述之LDMOS之一部分。穿過虛設指狀物204之一部分的橫截面切割線205對應於參考圖4-6所示及所論述之二極體。
LDMOS器件形成於主動指狀物202中，如由交替的源極區S2-3 、閘電極G2-4 ，及汲極區D2-3 所示。如參考圖1所描述，金屬化層(未示出)可用來將主動指狀物202之對應區電氣地耦接在一起，如示意性地所示。另外，其他金屬化層(未示出)可用來將虛設指狀物204之區彼此電氣地耦接且將該等區電氣地耦接至主動指狀物202之區，如示意性地所示。為簡單起見，僅三個LDMOS器件在主動指狀物202中示出(例如，如藉由閘電極G2 、G3 ，及G4 控制)。然而，在一些實施例中，主動指狀物202包括顯著地更多LDMOS器件。在實例中，主動指狀物202構成單個LDMOS器件。在其他實施例中，兩或更多個獨立LDMOS器件形成於主動指狀物202中。例如，在此類實施例中，第一LDMOS器件及第二LDMOS器件藉由多個交錯指狀物之集合實行且藉由交替的導電路徑之集合互連。
虛設指狀物204之一或多個區經修改以形成一或多個閘控二極體。二極體具有交替的陽極區A1-n 、虛設閘電極G1-n ，及陰極區C1-n 。每個二極體之虛設閘電極G1-n 電氣地耦接至彼二極體之各別陽極區A1-n ，以防止電流傳導通道形成於二極體之主體區中。因為虛設閘電極未經組配以接收閘電壓，所以虛設閘電極稱為「虛設」閘電極。形成於虛設指狀物204中的二極體電氣地並聯耦接至形成於主動指狀物202中的LDMOS。如所示，形成於虛設指狀物204中的陽極區A1-n 電氣地耦接至形成於主動指狀物202中的LDMOS之源極區S2-3 。同樣地，形成於虛設指狀物204中的陰極區C1-n 電氣地耦接至形成於主動指狀物202中的LDMOS之汲極區D2-3 。二極體與LDMOS器件之比基於所要的效能以及其他因素加以選擇。在一些實施例中，存在用於每個二極體之十個LDMOS器件(比為10-1)。在一些實施例中，此比為1-比-1、1-2、2-1、2-2、5-1等等。在一些實施例中，此比為20-1、50-1、100-1等等。在一些實施例中，半導體器件200經設計以具有可能的最小數目之虛設指狀物204，而仍滿足其他設計、製程及/或效能準則。
如所示，將通常由虛設指狀物204浪費的半導體器件200之表面區域有利地經重新目的化為一或多個二極體以延伸且保護形成於主動指狀物202中的LDMOS之壽命。亦即，形成於虛設指狀物204中的二極體或多個二極體經組配以具有低於將觸發形成於主動指狀物202中的LDMOS中之突崩事件的逆向偏壓位準的目標崩潰電壓位準。因而，形成於虛設指狀物204中的二極體有利地降低或消除發生在形成於主動指狀物202中的LDMOS內的突崩事件之可能性。另外，因為虛設指狀物204類似於主動指狀物202，所以與用以整體地整合不相似的半導體器件(例如，LDMOS器件及與LDMOS器件並聯的單獨形成之逆向偏壓二極體)之製程流相比，用以產生半導體器件200之製程流得以有利地簡化。
圖3係根據一些實施例之形成於主動指狀物202中的示例性LDMOS器件302之穿過圖2之切割線203截取的簡化橫截面圖。LDMOS 302通常包括基板310、任擇的埋置絕緣體層312 (如由虛線指示)，及形成於基板310上或埋置絕緣體層312上的主動區314。主動區314可為半導體晶圓之塊體的摻雜部分、形成於半導體晶圓之較大摻雜部分中的局部化阱、絕緣體上半導體(SOI)晶圓之主動層，及形成於SOI晶圓中的局部化阱中之任一者。在所示實例中，主動區314為形成於基板310上或埋置絕緣體層312上的薄膜。為簡單起見，圖3中已省略由熟習此項技術者理解為存在的LDMOS 302之一些部分。例如，一或多個金屬化層及互連件未示出，但理解為存在。主動區314通常包括例如藉由將雜質植入主動區314中形成的第一導電型之摻雜半導體區及第二導電型區。例如，第一導電型區可藉由植入一類摻雜劑原子形成，且第二導電型區可藉由植入另一類摻雜劑原子形成。在一些實施例中，第一導電型係n型且第二導電型係p型。在其他實施例中，第一導電型係p型且第二導電型係n型。第一導電型區包括源極區316、汲極區318、LDD區320，及埋置區326。第二導電型區包括主體區322、源極接觸區323，及埋置阱324。側向多晶矽閘電極328上的矽化物層330形成閘匯流排，該閘匯流排電氣地耦接至位於第三維中的閘端子(G)。側向在本文中限定為在平行於基板310之頂部表面平面的平面內。遮罩結構336形成為內襯在LDMOS 302之左側示出的源極溝槽的導電層之側向延伸，該源極溝槽充滿頂部金屬以形成源極接觸電極332。源極接觸電極332電氣地耦接至位於第三維中的源極端子(S)。頂部金屬亦形成汲極接觸電極334，該汲極接觸電極電氣地耦接至位於第三維中的汲極端子(D)。介電質338使主動區314之部分電氣地絕緣。閘電極328之邊緣與汲極區318之最近邊緣之間的側向距離340經示出以用於相對於圖4-5參考。埋置阱324之邊緣與汲極區318之最近邊緣之間的側向距離352經示出以用於相對於圖5-6參考。
當將充分的閘電壓施加至閘電極328時，LDMOS 302處於接通狀態中。在接通狀態中，傳導通道形成於源極區316與汲極區318之間且電流在傳導通道中流動。通常，當沒有閘電壓施加至閘電極328時，不形成傳導通道，且LDMOS 302處於斷開狀態中。然而，若將超過LDMOS 302之崩潰電壓的逆向偏壓施加至源極區316及汲極區318兩端，則突崩事件可發生，藉此無論閘電壓是否施加至閘電極328，不受控制的電流在此等區之間流動。
圖4係根據一些實施例之形成於虛設指狀物204中的示例性二極體404之穿過圖2之切割線205截取的簡化橫截面圖。二極體404通常包括基板410、任擇的埋置絕緣體層412，及形成於基板410上或埋置絕緣體層412上的主動區414。為簡單起見，圖4中已省略由熟習此項技術者理解為存在的二極體404之一些部分。例如，圖4中省略理解為存在的金屬化層及其他互連件。在一些實施例中，基板410及圖3之基板310係相同基板之部分。亦即，在此類實施例中，LDMOS 302及二極體404整體地形成於相同基板上。類似地，在一些實施例中，任擇的埋置絕緣體層412及圖3之任擇的埋置絕緣體層312係相同埋置絕緣體層之部分。
主動區414通常包括與參考圖3所描述之主動區314中之各別區一致的第一導電型區及第二導電型區。在一些實施例中，二極體404之第一導電型區具有與LDMOS 302之對應區相同的摻雜深度、濃度及側向範圍。類似地，在一些實施例中，二極體404之第二導電型區具有與LDMOS 302之對應區相同的摻雜深度、濃度及側向範圍。第一導電型區包括陰極接觸區418、LDD區420，及埋置區426。第二導電型區包括主體區422、陽極接觸區423，及埋置阱424。二極體404中省略類似於LDMOS 302之源極區316的源極區。省略源極區有利地產生由主體區422、埋置阱424，及陽極接觸區423組成的陽極區，此等區中每一個具有第二導電型。頂部金屬形成陽極接觸電極432，該陽極接觸電極電氣地耦接至位於第三維中的陽極端子(A)。頂部金屬亦形成陰極接觸電極434，該陰極接觸電極電氣地耦接至位於第三維中的陰極端子(C)。陽極接觸區423電氣地耦接至LDMOS 302之源極接觸區323，且陰極接觸區418電氣地耦接至LDMOS 302之汲極區318 (例如，藉由頂部金屬)。具有矽化物層430之側向閘電極428電氣地耦接至陽極接觸區423。閘電極428與LDMOS 302之閘電極328電氣地隔離。介電質438使主動區414之部分電氣地絕緣。
藉由改變二極體404之摻雜區之間的側向距離，或藉由做出將要論述之其他修改，二極體404之目標崩潰電壓(例如，在設計時選擇的所要的崩潰電壓)經組配為小於LDMOS 302之崩潰電壓。例如，在圖4中所示之實施方案中，閘電極428與陰極接觸區418之最近邊緣之間的側向距離440與圖3中所示之側向距離340相同。同樣地，埋置阱424與陰極接觸區418之最近邊緣之間的側向距離452與圖3中所示之側向距離352相同。然而，考慮到相同側向距離440及452，藉由形成二極體404來降低二極體404之目標崩潰電壓，使得截斷的遮罩結構436不重疊閘電極428之任何部分(例如，與圖3中所示之閘電極328上的遮罩結構336之側向範圍相比)。在一些實施例中，沒有截斷的遮罩結構436之部分經包括為二極體404之部分(例如，並未作為用以形成二極體404之製程流之部分形成遮罩結構436)。移除或省略遮罩結構436將使二極體404之崩潰電壓由於缺乏先前藉由遮罩結構提供的電流耗竭而減少。
在一些實施例中，閘電極428藉由金屬電氣地短路至陽極接觸區423。使閘電極428電氣地短路至陽極接觸區423有利地防止傳導通道形成於二極體404中，藉此在半導體器件之高頻操作下降低漏電流。在其他實施例中，電阻器444將閘電極428耦接至陽極接觸區423。在靜電放電事件期間，穿過電阻器444之暫態電流將引起電壓降，該電壓降使閘電極428下方之區反轉且形成傳導通道。藉由經由電阻器444將閘電極428耦接至陽極接觸區423，與其中閘電極428電氣地短路至陽極接觸區423的二極體404之實施例相比，二極體404之觸發電壓得以有利地降低。另外，因為傳導通道由於反轉而形成，所以有利地增加二極體404之突崩穩健性。
如先前所描述，二極體404電氣地並聯耦接至LDMOS 302。因而，施加至LDMOS 302之汲極區318及源極區316兩端的逆向偏壓將亦存在於二極體404之陰極接觸區418及陽極接觸區423兩端。若彼逆向偏壓超過二極體404之崩潰電壓，則電流將自陰極接觸區418流動至陽極接觸區423。此電流流動將使LDMOS 302兩端的逆向偏壓降低或消除。因而，防止突崩事件發生在LDMOS 302內，藉此保護LDMOS 302免受潛在損壞。
圖5係根據一些實施例之形成於虛設指狀物204中的示例性二極體504之穿過圖2之切割線205截取的簡化橫截面圖。在所示之實施例中，藉由減小側向閘電極528與陰極接觸區518之最近邊緣之間的側向距離540，與二極體404相比修改二極體504之目標崩潰電壓。二極體504之其他區與二極體404之類似編號的區及特徵相同或類似。例如，主體區522與主體區422相同或類似，埋置阱524類似於埋置阱424，基板510類似於基板410，等等。同樣地，二極體504之電氣耦接及電氣隔離之實施例與二極體404之電氣耦接及電氣隔離之實施例相同或類似。埋置阱524之邊緣與陰極接觸區518之最近邊緣之間的側向距離552經示出以用於相對於圖6參考。
二極體504通常包括基板510、任擇的埋置絕緣體層512，及形成於基板510上或埋置絕緣體層512上的主動區514。為簡單起見，圖5中已省略由熟習此項技術者理解為存在的二極體504之一些部分。例如，圖5中省略理解為存在的金屬化層及其他互連件。主動區514通常包括與主動區314中之各別區一致的第一導電型區及第二導電型區。在一些實施例中，二極體504之第一導電型區具有與LDMOS 302之對應區相同的摻雜深度及濃度，但側向範圍不同。類似地，在一些實施例中，二極體504之第二導電型區具有與LDMOS 302之對應區相同的摻雜深度及濃度，但側向範圍不同。第一導電型區包括陰極接觸區518、LDD區520，及埋置區526。第二導電型區包括主體區522、陽極接觸區523，及埋置阱524。二極體504中省略類似於LDMOS 302之源極區316的源極區。省略源極區在二極體504內產生陽極區。陽極區包括陽極接觸區523、主體區522及埋置阱524，每一區具有第二導電型。頂部金屬形成陽極接觸電極532，該陽極接觸電極電氣地耦接至位於第三維中的陽極端子(A)。頂部金屬亦形成陰極接觸電極534，該陰極接觸電極電氣地耦接至位於第三維中的陰極端子(C)。陽極接觸區523電氣地耦接至LDMOS 302之源極接觸區323，且陰極接觸區518電氣地耦接至LDMOS 302之汲極區318 (例如，藉由頂部金屬)。具有矽化物層530之閘電極528直接(例如，藉由頂部金屬)，或藉由與電阻器444相同或類似的任擇的電阻器544電氣地耦接至陽極接觸區523。閘電極528與LDMOS 302之閘電極328電氣地隔離。介電質538使主動區514之部分電氣地絕緣。遮罩結構536重疊閘電極528 (例如，在該閘電極上側向地延伸)。在沒有其他修改的情況下，與二極體404相比，遮罩結構536之側向延伸將使二極體504之目標崩潰電壓上升。然而，在所示之實施例中，與二極體404之側向距離440及LDMOS 302之側向距離340兩者相比，側向距離540有所減小。與二極體404相比，此側向距離之減小降低二極體504之目標崩潰電壓。另外，與二極體404之側向距離452及LDMOS 302之側向距離352兩者相比，側向距離552有所減小。與二極體404相比，此進一步降低二極體504之崩潰電壓。側向距離540及側向距離552可在設計時經選擇，使得二極體504之目標崩潰電壓低於LDMOS 302之崩潰電壓。
圖6係根據一些實施例之形成於虛設指狀物204中的示例性二極體604之穿過圖2之切割線205截取的簡化橫截面圖。在所示之實施例中，藉由與二極體504之側向距離552相比減小埋置阱624與陰極接觸區618之最近邊緣之間的側向距離652，與二極體504相比修改二極體604之崩潰電壓。二極體604之其他區與二極體504之類似編號的區及特徵相同或類似。例如，主體區622與主體區522相同或類似，埋置阱624類似於埋置阱524 (除關於埋置阱624之修改後側向範圍之外)，基板610類似於基板510，等等。同樣地，二極體604之電氣耦接及電氣隔離之實施例與二極體504之電氣耦接及電氣隔離之實施例相同或類似。
二極體604通常包括基板610、任擇的埋置絕緣體層612，及形成於基板610上或埋置絕緣體層612上的主動區614。為簡單起見，圖6中已省略由熟習此項技術者理解為存在的二極體604之一些部分。例如，圖6中省略理解為存在的金屬化層及其他互連件。主動區614通常包括與LDMOS 302之主動區314中之各別區一致的第一導電型區及第二導電型區。在一些實施例中，二極體604之第一導電型區具有與LDMOS 302之對應區相同的摻雜深度及濃度，但側向範圍不同。類似地，在一些實施例中，二極體604之第二導電型區具有與LDMOS 302之對應區相同的摻雜深度及濃度，但側向範圍不同。第一導電型區包括陰極接觸區618、LDD區620，及埋置區626。第二導電型區包括主體區622、陽極接觸區623，及埋置阱624。二極體604中省略類似於源極區316的源極區。省略源極區二極體604內產生陽極區。陽極區包括陽極接觸區623、主體區622及埋置阱624，每一區具有第二導電型。頂部金屬形成陽極接觸電極632，該陽極接觸電極電氣地耦接至位於第三維中的陽極端子(A)。頂部金屬亦形成陰極接觸電極634，該陰極接觸電極電氣地耦接至位於第三維中的陰極端子(C)。陽極接觸區623電氣地耦接至LDMOS 302之源極接觸區323，且陰極接觸區618電氣地耦接至LDMOS 302之汲極區318 (例如，藉由頂部金屬)。具有矽化物層630之側向閘電極628直接(例如，藉由頂部金屬)，或藉由與電阻器444相同或類似的任擇的電阻器644電氣地耦接至陽極接觸區623。閘電極628與LDMOS 302之閘電極328電氣地隔離。介電質638使主動區614之部分電氣地絕緣。遮罩結構636在閘電極628上側向地延伸。藉由與二極體504之側向距離552相比減小側向距離652，自二極體504之目標崩潰電壓進一步修改二極體604之目標崩潰電壓。側向距離652可經設計使得二極體604之目標崩潰電壓低於LDMOS 302之崩潰電壓。
圖7示出根據一些實施例之多指狀物半導體器件700的簡化正視圖。半導體器件700通常包括基板710、埋置絕緣體層712，及主動區714。主動區714通常包括一或多個主動指狀物702及一或多個虛設指狀物704。如所示，保護二極體形成於虛設指狀物704中，且LDMOS器件形成於主動指狀物702中。在所示之實施例中，絕緣障壁區746將主動指狀物702與虛設指狀物704電氣地隔離。在一些實施例中，絕緣體障壁區746為淺溝槽隔離(STI)區。在其他實施例中，絕緣體障壁區為深溝槽隔離區(DTI)。示意性地示出為虛線762的第三維中之電氣連接將二極體之陰極區(C)電氣地耦接至LDMOS器件之汲極區(D)，且示意性地示出為虛線764的第三維中之電氣連接將二極體之陽極區(A)電氣地耦接至LDMOS器件之源極區(S)。
圖8示出根據一些實施例之多指狀物半導體器件800的簡化正視圖。半導體器件800通常包括基板810、埋置絕緣體層812，及主動區814。主動區814通常包括一或多個主動指狀物802及一或多個虛設指狀物804。如所示，保護二極體形成於虛設指狀物804中，且LDMOS器件形成於主動指狀物802中。在所示之實施例中，絕緣障壁區846電氣地隔離形成於主動指狀物802中的鄰近LDMOS器件，並且將主動指狀物802與虛設指狀物804電氣地隔離。示意性地示出為虛線862的第三維中之電氣連接將二極體之陰極區(C)耦接至LDMOS器件之汲極區(D)，且示意性地示出為虛線864的第三維中之電氣連接將二極體之陽極區(A)電氣地耦接至LDMOS器件之源極區(S)。
圖9示出根據一些實施例之多指狀物半導體器件900的簡化正視圖。半導體器件900通常包括基板910、埋置絕緣體層912，及主動區914。主動區914通常包括與一或多個虛設指狀物904交錯的一或多個主動指狀物902。如所示，保護二極體形成於虛設指狀物904中，且LDMOS器件形成於主動指狀物902中。在所示之實施例中，絕緣障壁區946將形成於主動指狀物802中的LDMOS器件與形成於虛設指狀物904中的鄰近二極體電氣地隔離。示意性地示出為虛線962的第三維中之電氣連接將二極體之陰極區(C)耦接至LDMOS器件之汲極區(D)，且示意性地示出為虛線964的第三維中之電氣連接將二極體之陽極區(A)電氣地耦接至LDMOS器件之源極區(S)。
圖10A-B係使用本文所揭示之示例性實施例量測的示例性實驗結果的簡化圖表1060、1070。線1062及1072係使用類似於LDMOS 302的LDMOS產生的量測傳輸線脈衝(TLP)曲線。線1064係使用類似於具有閘電極428至陽極接觸區423之直接電氣耦接且具有類似於遮罩結構336之遮罩結構的二極體504的二極體產生的TLP曲線。線1074係使用類似於二極體404或604的二極體產生的TLP曲線。線1064與線1062之比較將二極體504之ESD穩健性之量測指示展示為比LDMOS 302之ESD穩健性之量測指示大兩倍。線1074與線1072之比較將二極體404或604 (或匹配LDMOS 302之崩潰電壓的其他類似實施例)之ESD穩健性之量測指示展示為比LDMOS 302之ESD穩健性之量測指示大七倍。
已詳細參考本發明所揭示的實施例，附圖中例示該等實施例之一或多個實例。每一實例均以解釋本技術而非限制本技術之方式提供。事實上，儘管已參照本發明之特定實施例詳細描述本說明書，但熟習此項技術者應理解的是，在獲得對前述內容之理解後，可容易構想出此等實施例之替代形式、變化形式及等效物。例如，作為一個實施例之部分所例示或描述的特徵可與另一實施例一起使用，以產生更進一步的實施例。因此，意欲本標的物涵蓋所附申請專利範圍及其等效物之範疇內的所有此類修改及變化。在不脫離隨附申請專利範圍中更特定闡述的本發明之範疇的情況下，此項技術中之一般技術者可實踐本發明之此等及其他修改形式及變化形式。此外，一般技藝人士將瞭解前述描述僅為舉例說明，且不意欲限制本發明。
100‧‧‧多指狀物半導體器件 102‧‧‧主動指狀物 104‧‧‧虛設指狀物 200‧‧‧多指狀物半導體器件 202‧‧‧主動指狀物 203‧‧‧橫截面切割線 204‧‧‧虛設指狀物 205‧‧‧橫截面切割線 302‧‧‧LDMOS器件 310‧‧‧基板 312‧‧‧任擇的埋置絕緣體層 314‧‧‧主動區 316‧‧‧源極區 318‧‧‧汲極區 320‧‧‧LDD區 322‧‧‧主體區 323‧‧‧源極接觸區 324‧‧‧埋置阱 326‧‧‧埋置區 328‧‧‧側向多晶矽閘電極 330‧‧‧矽化物層 332‧‧‧源極接觸電極 334‧‧‧汲極接觸電極 336‧‧‧遮罩結構 338‧‧‧介電質 340‧‧‧側向距離 352‧‧‧側向距離 404‧‧‧二極體 410‧‧‧基板 412‧‧‧任擇的埋置絕緣體層 414‧‧‧主動區 418‧‧‧陰極接觸區 420‧‧‧LDD區 422‧‧‧主體區 423‧‧‧陽極接觸區 424‧‧‧埋置阱 426‧‧‧埋置區 428‧‧‧側向閘電極 430‧‧‧矽化物層 432‧‧‧陽極接觸電極 434‧‧‧陰極接觸電極 436‧‧‧遮罩結構 438‧‧‧介電質 440‧‧‧側向距離 444‧‧‧電阻器 452‧‧‧側向距離 504‧‧‧二極體 510‧‧‧基板 512‧‧‧任擇的埋置絕緣體層 514‧‧‧主動區 518‧‧‧陰極接觸區 520‧‧‧LDD區 522‧‧‧主體區 523‧‧‧陽極接觸區 524‧‧‧埋置阱 526‧‧‧埋置區 528‧‧‧側向閘電極 532‧‧‧陽極接觸電極 534‧‧‧陰極接觸電極 536‧‧‧遮罩結構 538‧‧‧介電質 540‧‧‧側向距離 544‧‧‧任擇的電阻器 552‧‧‧側向距離 604‧‧‧二極體 610‧‧‧基板 612‧‧‧任擇的埋置絕緣體層 614‧‧‧主動區 618‧‧‧陰極接觸區 620‧‧‧LDD區 622‧‧‧主體區 623‧‧‧陽極接觸區 624‧‧‧埋置阱 626‧‧‧埋置區 628‧‧‧閘電極 630‧‧‧矽化物層 632‧‧‧陽極接觸電極 634‧‧‧陰極接觸電極 636‧‧‧遮罩結構 638‧‧‧介電質 644‧‧‧任擇的電阻器 652‧‧‧側向距離 700‧‧‧多指狀物半導體器件 702‧‧‧主動指狀物 704‧‧‧虛設指狀物 710‧‧‧基板 712‧‧‧埋置絕緣體層 714‧‧‧主動區 746‧‧‧絕緣障壁區 762‧‧‧虛線 764‧‧‧虛線 800‧‧‧多指狀物半導體器件 802‧‧‧主動指狀物 804‧‧‧虛設指狀物 810‧‧‧基板 812‧‧‧埋置絕緣體層 814‧‧‧主動區 846‧‧‧絕緣障壁區 862‧‧‧虛線 864‧‧‧虛線 900‧‧‧多指狀物半導體器件 902‧‧‧主動指狀物 904‧‧‧虛設指狀物 910‧‧‧基板 912‧‧‧埋置絕緣體層 914‧‧‧主動區 962‧‧‧虛線 964‧‧‧虛線 1060、1070‧‧‧簡化圖表 1062、1064、1072、1074‧‧‧線 A‧‧‧陽極端子 C‧‧‧陰極端子 D‧‧‧汲極端子 G‧‧‧閘端子 S‧‧‧源極端子
圖1係先前技術多指狀物半導體器件之一部分的簡化正視圖。
圖2係根據一些實施例之多指狀物半導體器件之一部分的簡化正視圖。
圖3係根據一些實施例之多指狀物半導體器件之主動指狀物中之示例性LDMOS結構的簡化橫截面圖。
圖4-6係根據一些實施例之多指狀物半導體器件之虛設指狀物中之示例性二極體結構的簡化橫截面圖。
圖7-9係根據一些實施例之多指狀物半導體器件的簡化橫截面圖。
圖10A-B係使用本文所揭示之示例性實施例量測的示例性實驗結果的圖表。
604‧‧‧二極體
610‧‧‧基板
612‧‧‧任擇的埋置絕緣體層
614‧‧‧主動區
618‧‧‧陰極接觸區
620‧‧‧LDD區
622‧‧‧主體區
623‧‧‧陽極接觸區
624‧‧‧埋置阱
626‧‧‧埋置區
628‧‧‧閘電極
630‧‧‧矽化物層
632‧‧‧陽極接觸電極
634‧‧‧陰極接觸電極
636‧‧‧遮罩結構
638‧‧‧介電質
644‧‧‧任擇的電阻器
652‧‧‧側向距離
A‧‧‧陽極端子
C‧‧‧陰極端子
G‧‧‧閘端子

Claims (21)

  1. 一種半導體器件，其包含：一基板；一主動區，其包含形成於該基板上的一FET及一二極體；該FET之一或多個FET指狀物，該一或多個FET指狀物形成於該主動區中且具有一FET源極區、一FET汲極區，及一側向FET閘電極；以及該二極體之一或多個二極體指狀物，該一或多個二極體指狀物形成於該主動區中且具有電氣地耦接至該FET源極區的一二極體陽極區、電氣地耦接至該FET汲極區的一二極體陰極區，及電氣地耦接至該二極體陽極區且與該側向FET閘電極電氣地隔離的一側向二極體閘電極；其中：該FET之該一或多個FET指狀物係該半導體器件之主動指狀物且該二極體之該一或多個二極體指狀物係該半導體器件之虛設指狀物；該二極體經組配以鉗位在該FET汲極區及該FET源極區兩端呈現的一最大電壓；該側向FET閘電極與該FET汲極區之間的一側向距離大於該側向二極體閘電極與該二極體陰極區之間的一側向距離；且該二極體之一目標崩潰電壓係基於該側向二極體閘電極與該二極體陰極區之間的該側向距離組配。
  2. 如請求項1之半導體器件，其進一步包含：一電阻器，其將該側向二極體閘電極電氣地耦接至該二極體陽極區。
  3. 如請求項1之半導體器件，其進一步包含：一FET遮罩結構，其電氣地耦接至該FET源極區且側向地重疊該側向FET閘電極之至少一部分；以及 一二極體遮罩結構，其電氣地耦接至該二極體陽極區且側向地重疊該側向二極體閘電極之至少一部分。
  4. 如請求項1之半導體器件，其進一步包含：一FET遮罩結構，其電氣地耦接至該FET源極區且側向地重疊該側向FET閘電極之至少一部分；以及一截斷二極體遮罩結構，其電氣地耦接至該二極體陽極區且未側向地重疊該側向二極體閘電極之任何部分。
  5. 如請求項1之半導體器件，其進一步包含：該基板與該主動區之間的一埋置電氣絕緣體層，該埋置電氣絕緣體層在該一或多個FET指狀物及該一或多個二極體指狀物下方側向地延伸。
  6. 如請求項5之半導體器件，其進一步包含：該一或多個FET指狀物與該一或多個二極體指狀物之間的一電氣絕緣體障壁層，該電氣絕緣體障壁層自該埋置電氣絕緣體層之一頂部表面延伸至該主動區中。
  7. 如請求項1之半導體器件，其中：該半導體器件具有用於包含一二極體的每個二極體指狀物之大於或等於十個主動指狀物。
  8. 如請求項1之半導體器件，其中：該FET進一步包含一FET主體區，及一FET埋置阱區；該二極體進一步包含一二極體主體區，及一二極體埋置阱區；該FET源極區、該FET汲極區，及該二極體陰極區具有一第一導電型；且該FET主體區、該FET埋置阱區、該二極體主體區、該二極體埋置阱區，及該二極體陽極區具有一第二導電型。
  9. 如請求項8之半導體器件，其中：該二極體之一崩潰電壓藉由該二極體陰極區與該二極體主體區之間的一距離組配。
  10. 如請求項8之半導體器件，其中：該FET汲極區與該FET埋置阱區之間的一側向距離大於該二極體陰極區與該二極體埋置阱區之間的一側向距離。
  11. 如請求項8之半導體器件，其中：該FET汲極區之一摻雜深度、濃度及側向範圍大體上與該二極體陰極區之一摻雜深度、濃度及側向範圍相同；該FET主體區之一摻雜深度、濃度及側向範圍大體上與該二極體主體區之一摻雜深度、濃度及側向範圍相同；該FET埋置阱區之一摻雜濃度大體上與該二極體埋置阱區之一摻雜濃度相同；且該FET源極區之一摻雜深度、濃度及側向範圍不同於該二極體陽極區之一摻雜深度、濃度，及側向範圍。
  12. 一種半導體器件，其包含：一基板；一主動區，其形成於該基板上，該主動區包含一或多個主動指狀物及一或多個二極體指狀物，其中：每一主動指狀物包含一主動側向閘電極、一第一導電型之複數個第一主動摻雜區，及一第二導電型之一或多個第二主動摻雜區摻雜；每一二極體指狀物包含一二極體側向閘電極、該第一導電型之一或多個第一二極體摻雜區，及該第二導電型之一或多個第二二極體摻雜區； 每一主動指狀物包括相較於該二極體指狀物包括的摻雜至該第一導電型的較多區；該主動指狀物包括與該二極體指狀物包括的摻雜至該第二導電型的相同數目的區；該主動側向閘電極與該二極體側向閘電極電氣地隔離；該二極體側向閘電極電氣地耦接至該第二二極體摻雜區之一二極體區；該一或多個二極體指狀物係該半導體器件之虛設指狀物；且該一或多個二極體指狀物經組配以鉗位在該等第一主動摻雜區中兩者兩端呈現的一最大電壓。
  13. 如請求項12之半導體器件，其進一步包含：一電阻器，其將該二極體側向閘電極電氣地耦接至該等第二二極體摻雜區中之一二極體摻雜區。
  14. 如請求項12之半導體器件，其中：該等第一主動摻雜區中之一第一主動摻雜區電氣地耦接至該等第一二極體摻雜區中之一第一二極體摻雜區；且該等第一主動摻雜區中之一第二主動摻雜區電氣地耦接至該等第二二極體摻雜區中之一第二二極體摻雜區。
  15. 如請求項12之半導體器件，其進一步包含：一主動指狀物遮罩結構，其電氣地耦接至該等第一主動摻雜區中之一主動摻雜區且側向地重疊該主動側向閘電極之至少一部分；以及一截斷二極體遮罩結構，其電氣地耦接至該等第二二極體摻雜區中之一二極體摻雜區且未側向地重疊該二極體側向閘電極之任何部分。
  16. 一種用於形成一半導體器件之方法，該方法包含：提供一基板； 在該基板上形成一主動區，該主動區包含一或多個主動指狀物及一或多個二極體指狀物；在該等主動指狀物中一或多個內形成一FET，該FET具有一FET源極區、一FET汲極區，及一側向FET閘電極；在該等二極體指狀物中一或多個內形成一二極體，該二極體具有一二極體陽極區、一二極體陰極區，及一側向二極體閘電極；將該FET源極區電氣地耦接至該二極體陽極區；將該FET汲極區電氣地耦接至該二極體陰極區；以及將該側向二極體閘電極電氣地耦接至該二極體陽極區；其中：該一或多個二極體指狀物係該半導體器件之虛設指狀物；該側向FET閘電極與該側向二極體閘電極電氣地隔離；該二極體經組配以鉗位在該FET汲極區及該FET源極區兩端呈現的一最大電壓；該FET進一步包含一FET主體區，及一FET埋置阱區；該二極體陽極區進一步包含一二極體主體區，及一二極體埋置阱區；該FET源極區、該FET汲極區，及該二極體陰極區具有一第一導電型；且該FET主體區、該FET埋置阱區、該二極體主體區、及該二極體埋置阱區具有一第二導電型。
  17. 如請求項16之方法，其進一步包含：使用一電阻器將該側向二極體閘電極電氣地耦接至該二極體陽極區。
  18. 如請求項16之方法，其中： 該FET汲極區之一摻雜深度、濃度及側向範圍大體上與該二極體陰極區之一摻雜深度、濃度及側向範圍相同；該FET主體區之一摻雜深度、濃度及側向範圍大體上與該二極體主體區之一摻雜深度、濃度及側向範圍相同；該FET埋置阱區之一摻雜濃度大體上與該二極體埋置阱區之該摻雜濃度相同；且該FET源極區之一摻雜深度、濃度及側向範圍不同於該二極體陽極區之一摻雜深度、濃度，及側向範圍。
  19. 如請求項18之方法，其中：該二極體之一崩潰電壓藉由該二極體陰極區與該二極體主體區之間的一距離組配。
  20. 如請求項18之方法，其中：該FET汲極區與該側向FET閘電極之間的一側向距離大於該二極體陰極區與該側向二極體閘電極之間的一側向距離。
  21. 如請求項18之方法，其中：該FET汲極區與該FET埋置阱區之間的一側向距離大於該二極體陰極區與該二極體埋置阱區之間的一側向距離。
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