KR20090068084A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예에 따른 반도체 소자는 n-웰 및 소자분리막을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 및 상기 반도체 기판에 형성된 소스 및 드레인 영역을 포함하는 nMOS 트랜지스터; 상기 n-웰에 형성된 베이스 콘택 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역; 상기 베이스 콘택 영역 및 이미터 콘택 영역을 포함하고, 상기 n-웰에 형성된 p-베이스 영역; 및 상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 형성된 실리사이드를 포함하며, 상기 소스 및 드레인 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역은 n형 이온으로 형성되고, 상기 베이스 콘택 영역 및 p-베이스 영역은 p형 이온으로 형성된 것을 포함한다.
CMOS, 바이폴라 트랜지스터

Description

반도체 소자 및 그 제조 방법{Semiconductor device and Method for Manufacturing Thereof}
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 집적 소자중의 하나인 바이폴라 트랜지스터는 스위칭 및 증폭 기능을 수행하기 위하여 실리콘 기판 위에 베이스와 컬렉터 및 이미터에 의하여 두개의 PN 접합을 갖는 반도체 소자이다.
바이폴라 트랜지스터는 컬렉터가 이미터의 주변을 둘러싼 구조로 형성되어 전류가 이미터에서 베이스를 지나 컬렉터로 흐르고, 이미터 및 컬렉터와 다른 극성의 도핑을 가지는 베이스의 저항을 선택적으로 변화시켜 이미터에서 컬렉터로 흐르는 전류를 조절한다.
실시예는 NPN 바이폴라 트랜지스터를 형성하여, 전기적인 특성이 우수한 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 n-웰 및 소자분리막을 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 및 상기 반도체 기판에 형성된 소스 및 드레인 영역을 포함하는 nMOS 트랜지스터; 상기 n-웰에 형성된 베이스 콘택 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역; 상기 베이스 콘택 영역 및 이미터 콘택 영역을 포함하고, 상기 n-웰에 형성된 p-베이스 영역; 및 상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 형성된 실리사이드를 포함하며, 상기 소스 및 드레인 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역은 n형 이온으로 형성되고, 상기 베이스 콘택 영역 및 p-베이스 영역은 p형 이온으로 형성된 것을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 n-웰 영역을 형성하고, 소자분리막을 형성하는 단계; 상기 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 및 n-웰 영역을 포함하는 상기 반도체 기판의 상기 n-웰 영역에 베이스 콘택 영역을 형성하는 단계; 상기 게이트 및 n-웰 영역을 포함하는 상기 반도체 기판에 상기 게이트의 소스 및 드레인 영역을 형성하고, 상기 n-웰 영역에 이미터 콘택 영역 및 컬렉터 콘택 영역을 형성하는 단계; 상기 n-웰 영역에 상기 베이스 콘택 영역 및 이미터 콘택 영역을 포함하는 p-베이스 영역을 형성하는 단계; 및 상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 실리사이드를 형성하는 단계를 포함하며, 상기 소스 및 드레인 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역은 n형 이온으로 형성되고, 상기 베이스 콘택 영역 및 p-베이스 콘택 영역은 p형 이온으로 형성되는 것을 포함한다.
실시예에 따른 반도체 소자 및 그 제조 방법은 nMOS 트랜지스터가 형성된 p형 반도체 기판에 n-웰, p-베이스 콘택 영역 및 베이스 콘택, 이미터 콘택 및 컬렉터 콘택을 형성하여, nMOS 트랜지스터 및 NPN 바이폴라 트랜지스터로 이루어진 반도체 소자를 형성할 수 있다.
베이스 콘택 영역 형성시 pMOS 게이트의 소스 및 드레인 영역과 동시에 형성되어, 이온주입 공정시, 별도의 마스크가 추가적으로 필요치 않다.
또한, nMOS 트랜지스터의 소스/드레인 영역 형성시 이미터 콘택 영역 및 컬렉터 콘택 영역도 동시에 형성되어, 이온주입 공정시 별도의 마스크가 추가적으로 필요치 않다.
또한, p-베이스 콘택 영역 형성시, CMOS 트랜지스터의 정전기 보호를 위한 ESD(Electro static discharge)공정과 동시에 형성되므로, 이온주입 공정시 별도의 마스크가 추가적으로 필요치 않다.
또한, p-베이스 콘택 영역을 고농도로 도핑(heavy doping)하는 것이 아니라, 저농도로 도핑(lightly doping)하여, 전류 이득을 증가시킬 수 있다.
또한, 플리커 잡음(flicker noise) 특성이 우수한 바이폴라 트랜지스터를 사 용함으로써, 위상 잡음(phase noise) 특성이 우수하여 VCO(Voltage controlled oscillator) 회로 등의 소자에서 사용할 수 있다.
또한, 베이스 콘택 영역에 실리사이드를 형성함으로써, 베이스 콘택 영역의 표면 저항을 줄일 수 있다.
또한, 상기 베이스 콘택 영역에 실리사이드를 형성하여, 이미터 콘택 영역과의 단락(short)을 방지할 수 있다.
이하, 실시예에 따른 이미지 센서의 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도 8은 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 8에 도시된 바와 같이, 실시예에 따른 반도체 소자는 n-웰(20) 및 소자분리막(5)을 포함하는 반도체 기판(10); 상기 반도체 기판(10)에 형성된 소스 및 드레인 영역(30) 및 게이트(15)를 포함하는 nMOS 트랜지스터(35); 상기 n-웰(20)에 형성된 베이스 콘택 영역(40), 이미터 콘택 영역(50) 및 컬렉터 콘택 영역(60); 상기 n-웰(20)에 형성된 p-베이스 영역(70) 및 상기 소스 및 드레인 영역(30), 게이트(15) 및 베이스 콘택 영역(40)에 형성된 실리사이드(75)를 포함한다.
상기 반도체 기판(10)은 p형(p-type) 실리콘 기판으로 형성될 수 있으며, 상기 반도체 기판(10)은 에피텍셜층(epitaxial layer)을 포함할 수 있다.
상기 소자분리막(5)과 반도체 기판(10) 사이에 열산화막(2)이 더 형성될 수 있다.
상기 열산화막(2)은 상기 반도체 기판(10)과 상기 절연물질 사이의 계면특성을 향상시키기 위해 형성된다.
상기 p-베이스 영역(70)은 상기 베이스 콘택 영역(40) 및 이미터 콘택 영역(50)을 포함하여, 상기 n-웰(20)에 형성된다.
상기 소스 및 드레인 영역(30), 이미터 콘택 영역(50) 및 컬렉터 콘택 영역(60)은 n형 이온으로 형성되고, 상기 베이스 콘택 영역(40) 및 p-베이스 영역(70)은 p형 이온으로 형성된다.
그리고, 상기 이미터 콘택 영역(50), p-베이스 영역(70) 및 n-웰(20)이 접하여 NPN 바이폴라 트랜지스터(100)가 형성된다.
상기 p-베이스 영역(70)은 저농도의 p형 불순물로 형성되며, 상기 베이스 콘택 영역(40)은 상기 p-베이스 영역(70)보다 높은 고농도의 p형 불순물로 형성된다.
상기 베이스 콘택 영역(40)에 실리사이드(75)를 형성함으로써, 상기 베이스 콘택 영역(40)의 접촉 저항 및 표면 저항을 줄일 수 있어, 주파수 특성(ft)이 우수한 소자를 형성할 수 있다.
또한, 상기 베이스 콘택 영역(40)에 실리사이드(75)를 형성하여, 상기 이미터 콘택 영역(50)과의 단락(short)을 방지할 수 있다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 n-웰(n-well, 20) 및 소자분리막(5)을 형성한다.
반도체 기판(10)의 제2영역(B)에 n-웰(20)을 형성하고, 상기 n-웰(20)을 포함하는 상기 반도체 기판(10)에 소자분리막(5)을 형성할 수 있다.
상기 n-웰(20)은 제1영역(A)에 제1포토레지스트 패턴을 형성한 후, 제1이온주입 공정을 진행하여 형성될 수 있으며, 5가 이온인 인(P)을 이온주입할 수 있다.
상기 제1영역(A)은 nMOS 트랜지스터가 형성될 영역이며, 상기 제2영역(B)은 NPN 바이폴라 트랜지스터가 형성될 영역이다.
상기 반도체 기판(10)은 p형(p-type) 기판으로 형성될 수 있으며, 상기 반도체 기판(10)은 에피텍셜층(epitaxial layer)을 포함할 수 있다.
그리고, 상기 n-웰(20)을 포함하는 상기 반도체 기판(10)에 제1열처리 공정을 진행하여, 상기 n-웰(20)에 주입된 이온을 활성화시킨다.
상기 제1열처리 공정으로 상기 n-웰(20)에 주입된 이온이 활성화되고, 상기 제1이온주입 공정으로 상기 반도체 기판(10)에 형성된 손상을 회복시킬 수 있다.
상기 소자분리막(5)은 상기 n-웰(20)을 포함하는 반도체 기판(10)에 트렌치를 형성하고, 상기 트렌치 내부에 열산화막(2)을 형성한 후, 상기 트렌치를 절연물질로 매립하여 형성될 수 있다.
상기 열산화막(2)은 상기 반도체 기판(10)과 상기 절연물질 사이의 계면특성을 향상시키기 위해 형성된다.
이어서, 도 2에 도시된 바와 같이, 상기 제1영역(A)의 상기 반도체 기판(10) 상에 게이트(15)를 형성할 수 있다.
상기 게이트(15)는 제1산화막 패턴, 폴리실리콘 패턴 및 스페이서로 형성된다.
상기 제1산화막 패턴 및 폴리실리콘 패턴은 상기 반도체 기판(10) 상에 제1산화막 및 폴리실리콘막을 형성하고, 패터닝하여 상기 제1산화막 패턴 및 폴리실리콘 패턴을 형성할 수 있다.
그리고, 상기 제1산화막 패턴 및 폴리실리콘 패턴을 포함하는 상기 반도체 기판(10) 상에 제2산화막, 질화막 및 제3산화막을 순차적으로 형성한 ONO(Oxide-Nitride-Oxide)막을 형성한 후, 이방성 식각공정을 진행하여 상기 스페이서를 형성할 수 있다.
실시예에서는 상기 스페이서가 ONO막으로 형성되는 구조를 가지는 것으로 설명하고 있으나 이에 한정하지 않고, 상기 스페이서는 제2산화막 및 질화막의 ON(Oxide-Nitride) 구조를 가질 수도 있다.
그리고, 도시하지는 않았지만, 상기 스페이서를 형성하기 전, 상기 게이트(15)를 포함하는 상기 반도체 기판(10)에 채널 전류의 누출을 방지할 수 있는 LDD(Lightly Doped Drain) 영역을 형성할 수도 있다.
이어서, 도 3a에 도시된 바와 같이, 상기 반도체 기판(10) 상에 제2포토레지 스트 패턴(200)을 형성한 뒤, 제2이온주입 공정을 진행하여 베이스(base) 콘택 영역(40)을 형성한다.
상기 베이스 콘택 영역(40)은 p형 불순물로 형성된다.
즉, 상기 제2이온주입 공정은 p형 불순물인 보론(B) 이온을 사용하여 진행될 수 있다.
상기 베이스 콘택 영역(40)은 상기 제2영역(B)에 형성된 상기 n-웰(20)에 형성될 수 있다.
상기 베이스 콘택 영역(40)은 도 3b에 도시된 바와 같이, 제3영역(C)에 형성된 pMOS 게이트(17)의 소스 및 드레인 영역(45)과 동시에 형성될 수 있으며, 상기 제2이온주입 공정시, 별도의 마스크가 추가적으로 필요치 않다.
이어서, 도 4에 도시된 바와 같이, 상기 반도체 기판(10) 상에 제3포토레지스트 패턴(300)을 형성한 뒤, 제3이온주입 공정을 진행하여 이미터(emitter) 콘택 영역(50), 컬렉터(collector) 콘택 영역(60) 및 상기 제1영역(A)에 형성된 게이트(15)에 소스/드레인 영역(30)을 형성한다.
이때, 상기 소스/드레인 영역(30)을 형성하기 위한 제3이온주입 공정시, 상기 이미터 콘택 영역(50) 및 컬렉터 콘택 영역(60)도 동시에 형성될 수 있어, 상기 제3이온주입 공정시 별도의 마스크가 추가적으로 필요치 않다.
상기 제3이온주입 공정은 n형 불순물인 인(P) 이온을 이용하여 진행될 수 있다.
상기 소스 및 드레인 영역(30)을 형성함으로써, 상기 게이트(15) 및 소스/드 레인 영역(30)으로 이루어진 nMOS 트랜지스터(35)를 형성할 수 있다.
그리고, 상기 이미터 콘택 영역(50) 및 컬렉터 콘택 영역(60)은 상기 제2영역(B)에 형성된 상기 n-웰(20)에 형성될 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 반도체 기판(10) 상에 제4포토레지스트 패턴(400)을 형성한 뒤, 제4이온주입 공정을 진행하여, 상기 베이스 콘택 영역(40) 및 이미터 콘택 영역(50)을 포함하는 상기 n-웰(20) 내부에 p-베이스 영역(70)을 형성한다.
상기 p-베이스 영역(70)은 보론(B) 이온을 이용한 상기 제4이온주입 공정으로 형성될 수 있으며, 상기 p-베이스 영역(70)의 저농도로 도핑되며, 깊이는 얕게(shallow) 형성되어, 전류 이득(current gain)을 증가시킬 수 있다.
즉, 상기 p-베이스 영역(70)을 고농도로 도핑(heavy doping)하는 것이 아니라, 저농도로 도핑(lightly doping)하여, 전류 이득을 증가시킬 수 있다.
상기 p-베이스 영역(70)의 깊이는 얕게(shallow) 형성되나, 상기 이미터 콘택 영역(50) 및 베이스 콘택 영역(40)보다는 깊게 형성될 수 있다.
그리고, 상기 p-베이스 영역(70)은 CMOS 트랜지스터 형성시, 정전기 보호를 위한 ESD(Electro static discharge)공정시, 동시에 형성되므로, 상기 제4이온주입 공정시 별도의 마스크가 추가적으로 필요치 않다.
상기 p-베이스 영역(70)을 형성함으로써, 상기 이미터 콘택 영역(50), p-베이스 영역(70) 및 n-웰(20)로 이루어진 NPN 바이폴라 트랜지스터(100)가 형성된다.
상기 p-베이스 영역(70)을 포함하는 NPN 바이폴라 트랜지스터(100)가 형성됨 으로써, PNP 바이폴라 트랜지스터가 형성되는 것보다 전류 이득(Current gain: HFE)이 증가될 수 있다.
그리고, 상기 NPN 바이폴라 트랜지스터(100)의 다수 캐리어(majority carrier)가 전자(electron)이기 때문에, PNP 바이폴라 트랜지스터의 다수 캐리어인 정공(hole)에 비해 이동도(mobility)가 우수하기 때문에, 노이즈 특성이 우수하다.
또한, 플리커 잡음(flicker noise) 특성이 우수한 바이폴라 트랜지스터(100)를 사용함으로써, VCO(Voltage controlled oscillator) 회로의 위상 잡음(phase noise) 특성이 우수한 소자에서 사용할 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 반도체 기판(10) 상에 산화막 패턴(55) 및 금속막(65)을 형성한다.
상기 산화막 패턴(55)은 상기 반도체 기판(10) 상에 산화막을 형성한 후, 넌-샐리사이드 마스크(non-salicide mask)를 사용하여, 포토공정 및 식각공정을 진행하여 형성한다.
상기 넌-샐리사이드 마스크는 CMOS를 형성하기 위한 공정시, 상기 소스 및 드레인 영역(30)과 게이트(15)에 샐리사이드(salicide) 공정을 진행하여, 실리사이드를 형성하기 위한 공정시 사용되므로, 상기 산화막 패턴(55)을 형성하기 위한 별도의 추가적인 마스크는 필요치 않다.
즉, CMOS 공정에서 높은 폴리실리콘의 저항을 만들기 위하여 사용하고 있는 넌-샐리사이드 마스크를 사용할 수 있다.
그리고, 상기 금속막(65)은 실리사이드를 형성할 수 있는 금속물질로 형성될 수 있으며, 코발트(co)로 형성될 수 있다.
상기 산화막 패턴(55)은 TEOS(tetraethly orthosilicate)로 형성될 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 반도체 기판(10)에 제2열처리 공정을 진행하여, 상기 소스 및 드레인 영역(30), 게이트(15) 및 베이스 콘택 영역(40)에 실리사이드(75)를 형성한다.
상기 제2열처리 공정으로, 상기 소스 및 드레인 영역(30), 베이스 콘택 영역(40), 이미터 콘택 영역(50) 및 컬렉터 콘택 영역(60)을 활성화시키고, 상기 소스 및 드레인 영역(30), 게이트(15) 및 베이스 콘택 영역(40)에 실리사이드(75)를 형성한다.
상기 베이스 콘택 영역(40)에 실리사이드(75)를 형성함으로써, 상기 베이스 콘택 영역(40)의 접촉 저항 및 표면 저항을 줄일 수 있어, 주파수 특성(ft)이 우수한 소자를 형성할 수 있다.
또한, 상기 베이스 콘택 영역(40)에 실리사이드(75)를 형성하여, 상기 이미터 콘택 영역(50)과의 단락(short)을 방지할 수 있다.
이어서, 도 8에 도시된 바와 같이, 상기 nMOS 트랜지스터(35) 및 NPN 바이폴라 트랜지스터(100)를 포함하는 상기 반도체 기판(10) 상에 콘택(85)을 포함하는 층간절연막(80)을 형성한다.
상기 콘택(85)은 상기 nMOS 트랜지스터(35) 및 NPN 바이폴라 트랜지스터(100)를 포함하는 상기 반도체 기판(10) 상에 층간절연막(80)을 형성하고, 상기 층간절연막(80)에 상기 소스 및 드레인 영역(30), 베이스 콘택 영역(40), 이미터 콘택 영역(50) 및 컬렉터 콘택 영역(60)과 연결되는 콘택(85)을 형성할 수 있다.
상기 콘택(85)은 상기 층간절연막(80)에 콘택홀을 형성하고, 상기 콘택홀을 텅스텐(W) 등의 금속물질로 매립하여 형성될 수 있다.
그리고, 도시하지는 않았지만, 상기 콘택(85)을 포함하는 상기 층간절연막(80) 상에 금속배선층을 형성할 수 있다.
이상에서 설명한 실시예에 따른 반도체 소자 및 그 제조 방법은 nMOS 트랜지스터가 형성된 p형 반도체 기판에 n-웰, p-베이스 콘택 영역 및 베이스 콘택, 이미터 콘택 및 컬렉터 콘택을 형성하여, nMOS 트랜지스터 및 NPN 바이폴라 트랜지스터로 이루어진 반도체 소자를 형성할 수 있다.
상기 베이스 콘택 영역 형성시 pMOS 게이트의 소스 및 드레인 영역과 동시에 형성되어, 이온주입 공정시, 별도의 마스크가 추가적으로 필요치 않다.
또한, nMOS 트랜지스터의 상기 소스/드레인 영역 형성시 이미터 콘택 영역 및 컬렉터 콘택 영역도 동시에 형성되어, 이온주입 공정시 별도의 마스크가 추가적으로 필요치 않다.
또한, p-베이스 콘택 영역 형성시, CMOS 트랜지스터의 정전기 보호를 위한 ESD(Electro static discharge)공정과 동시에 형성되므로, 이온주입 공정시 별도의 마스크가 추가적으로 필요치 않다.
또한, p-베이스 콘택 영역을 고농도로 도핑(heavy doping)하는 것이 아니라, 저농도로 도핑(lightly doping)하여, 전류 이득을 증가시킬 수 있다.
또한, 플리커 잡음(flicker noise) 특성이 우수한 바이폴라 트랜지스터를 사용함으로써, 위상 잡음(phase noise) 특성이 우수하여 VCO(Voltage controlled oscillator) 회로 등의 소자에서 사용할 수 있다.
또한, 베이스 콘택 영역에 실리사이드를 형성함으로써, 베이스 콘택 영역의 표면 저항을 줄일 수 있어, 주파수 특성(ft)이 우수한 소자를 형성할 수 있다.
또한, 상기 베이스 콘택 영역에 실리사이드를 형성하여, 이미터 콘택 영역과의 단락(short)을 방지할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

Claims (5)

  1. n-웰 및 소자분리막을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 및 상기 반도체 기판에 형성된 소스 및 드레인 영역을 포함하는 nMOS 트랜지스터;
    상기 n-웰에 형성된 베이스 콘택 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역;
    상기 베이스 콘택 영역 및 이미터 콘택 영역을 포함하고, 상기 n-웰에 형성된 p-베이스 영역; 및
    상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 형성된 실리사이드를 포함하며,
    상기 소스 및 드레인 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역은 n형 이온으로 형성되고, 상기 베이스 콘택 영역 및 p-베이스 영역은 p형 이온으로 형성된 것을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 p-베이스 영역은 저농도의 p형 불순물로 형성된 것을 포함하는 반도체 소자.
  3. 반도체 기판에 n-웰 영역을 형성하고, 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트 및 n-웰 영역을 포함하는 상기 반도체 기판의 상기 n-웰 영역에 베이스 콘택 영역을 형성하는 단계;
    상기 게이트 및 n-웰 영역을 포함하는 상기 반도체 기판에 상기 게이트의 소스 및 드레인 영역을 형성하고, 상기 n-웰 영역에 이미터 콘택 영역 및 컬렉터 콘택 영역을 형성하는 단계;
    상기 n-웰 영역에 상기 베이스 콘택 영역 및 이미터 콘택 영역을 포함하는 p-베이스 영역을 형성하는 단계; 및
    상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 실리사이드를 형성하는 단계를 포함하며,
    상기 소스 및 드레인 영역, 이미터 콘택 영역 및 컬렉터 콘택 영역은 n형 이온으로 형성되고, 상기 베이스 콘택 영역 및 p-베이스 콘택 영역은 p형 이온으로 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 실리사이드를 형성하는 단계는,
    상기 이미터 콘택 영역 및 컬렉터 콘택 영역 상에 산화막 패턴을 형성하는 단계;
    상기 산화막 패턴을 포함하는 상기 반도체 기판 상에 실리사이드 금속 형성 물질을 형성하는 단계;
    상기 실리사이드 금속 물질을 포함하는 상기 반도체 기판에 열처리 공정을 진행하여, 상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 실리사이드를 형성하는 단계; 및
    상기 산화막 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 3항에 있어서,
    상기 소스 및 드레인 영역, 게이트 및 베이스 콘택 영역에 형성된 실리사이드는 동시에 형성되는 것을 포함하는 반도체 소자의 제조 방법.
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