KR20100078532A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 종래의 반도체 소자 제조 방법에서는, 원하지 않는 누설전류(leakage current)가 흘러 소자 특성을 변화시킬 수 있다는 문제가 제기되었다. 이에 본 발명은, 추가적인 이온주입 공정, 예컨대 STI(Shallow Trench Isolation)에 의한 소자분리막이 형성될 영역의 하부에 불활성 기체를 이온주입하는 공정을 진행하여 NMOS 및 PMOS간의 BJT(Bipolar Junction Transistor) 형성으로 인한 누설전류를 방지할 수 있는 반도체 소자 제조 기술을 마련하고자 한다. 또한 본 발명은, NMOS와 PMOS를 구분하기 위한 소자분리막을 형성한 후, 이 소자분리막 하부에 불활성 기체를 틸트(tilt) 이온주입하는 공정을 진행하여 NMOS 및 PMOS간의 BJT 형성으로 인한 누설전류를 방지할 수 있는 반도체 소자 제조 기술을 마련하고자 한다.
MOSFET, 소자분리막, 이온주입
Description
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 트랜지스터 제조 공정에서 소자 특성을 변화시키는 누설전류(leakage current)를 방지하는데 적합한 반도체 소자 제조 방법에 관한 것이다.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 CMOS(Complementary Metal Oxide Semiconductor)에서 NMOS(N형 MOS)와 PMOS(P형 MOS)의 접합 부분, 즉 STI(Shallow Trench Isolation)의 하부 웰(well) 영역의 접합으로 BJT(Bipolar Junction Transistor)가 형성된다.
PMOS의 소스(p+), n-웰, p-웰은 pnp 구조의 BJT를 형성하며, 마찬가지로 n-웰, p-웰, NMOS의 소스(n+)은 npn 구조의 BJT를 형성한다.
npn 구조의 경우, n+의 전자가 n-웰로 이동하여 n-웰의 전위를 낮춰 p+에서의 홀 정션(hole junction)을 유발하고, 또한 이 홀이 p-웰로 이동하여 npn의 베이스 전류(base current)가 된다.
이와 같은 홀의 이동을 인해, 종래의 반도체 소자 제조 방법에서는, 원하지 않는 누설전류(leakage current)가 흘러 소자 특성을 변화시킬 수 있다는 문제가 제기되었다.
이에 본 발명은, 추가적인 이온주입 공정, 예컨대 STI(Shallow Trench Isolation)에 의한 소자분리막이 형성될 영역의 하부에 불활성 기체를 이온주입하는 공정을 진행하여 NMOS 및 PMOS간의 BJT(Bipolar Junction Transistor) 형성으로 인한 누설전류를 방지할 수 있는 반도체 소자 제조 기술을 마련하고자 한다.
또한 본 발명은, NMOS와 PMOS를 구분하기 위한 소자분리막을 형성한 후, 이 소자분리막 하부에 불활성 기체를 틸트(tilt) 이온주입하는 공정을 진행하여 NMOS 및 PMOS간의 BJT 형성으로 인한 누설전류를 방지할 수 있는 반도체 소자 제조 기술을 마련하고자 한다.
본 발명의 과제를 해결하기 위한 일 실시예에 따르면, 반도체 기판 상의 STI(Shallow Trench Isolation) 공정이 적용될 영역에 대해 이온주입 공정을 실시하는 과정과, 상기 STI 공정을 적용하여 상기 반도체 기판에 NMOS(N-type Metal Oxide Semiconductor) 및 PMOS(P-type MOS)의 활성 영역과 소자분리 영역을 구분하는 소자분리막을 형성하는 과정과, 상기 NMOS 및 PMOS의 활성 영역에 각각 게이트 전극을 형성하는 과정과, 상기 NMOS 및 PMOS의 활성 영역의 기판내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 n+ 및 p+ 소오스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, 반도체 기판 상에 NMOS 영역 및 PMOS 영역을 구분하기 위한 소자분리막을 형성하는 과정과, 상기 NMOS 영역의 소자를 구분하여 이온주입하기 위한 포토레지스트 패턴을 상기 반도체 기판 상에 형성하는 과정과, 상기 소자분리막의 하부에 해당하는 상기 반도체 기판의 내부에 이온주입 공정을 실시하는 과정과, 상기 NMOS 영역 및 PMOS 영역에 각각 게이트 전극을 형성하는 과정과, 상기 NMOS 영역 및 PMOS 영역의 상기 반도체 기판의 내부에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 n+ 및 p+ 소오스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명에 의하면, Ar과 같은 불활성 기체의 이온주입으로 NMOS 및 PMOS의 구분 영역인 STI(Shallow Trench Isolation)에 의한 소자분리막 하부에 BJT(Bipolar Junction Transistor)를 생성함으로써, 누설전류(leakage current)를 제거하여 소자 특성을 안정화할 수 있다.
본 발명은, 소자분리막이 형성될 영역의 하부에 불활성 기체를 이용한 이온주입, 예컨대 Ar을 이용한 이온주입을 실시하여 BJT를 생성함으로써, 누설전류를 방지하는 것을 특징으로 한다.
또한 본 발명에서는, NMOS와 PMOS를 구분하기 위한 소자분리막을 형성한 후, 이 소자분리막 하부에 불활성 기체를 틸트(tilt) 이온주입하는 공정을 진행하여 NMOS 및 PMOS간의 BJT 형성으로 인한 누설전류를 방지하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 상세하게 설명한다.
먼저, 도 1a 내지 도 1d는, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하는 공정 단면도로서, STI(Shallow Trench Isolation) 공정에 의한 소자분리막이 형성될 부분에 대해 이온주입하는 과정을 예시한 것이다.
먼저, 도 1a 및 도 1b에 도시한 바와 같이, 반도체 기판, 예컨대 실리콘 기판(100)을 마련한 후, 그 상부에 포토레지스트를 도포하고, 모트 식각(moat etch)을 진행할 부분, 즉 STI 공정에 의한 소자분리막이 형성될 부분을 제외한 영역에 대해 패터닝을 실시하여 도 1b에 도시한 바와 같은 포토레지스트 패턴(102)을 형성한다.
그리고, 도 1c에서는, 본 실시예에 따라 소자분리막이 형성될 부분에 대해 이온주입 공정, 예컨대 Ar과 같은 불활성 기체를 이용한 이온주입 공정을 실시하여 도 1c에 도시한 바와 같은 Ar 도핑 영역을 형성한다. 이러한 Ar 기체는, 소자분리막을 형성하기 전에 소자분리막이 형성될 실리콘 기판(100)의 영역 하부에 충분한 계면을 형성하도록 고농도로 이온주입되는 것을 특징으로 한다.
최종적으로, 도 1d에 예시한 바와 같이, 실리콘 기판(100)에 PMOS 트랜지스터가 형성될 n-웰, NMOS 트랜지스터가 형성될 p-웰을 형성하고, 실리콘 기판(100)에 STI 공정을 실시하여 NMOS 및 PMOS 트랜지스터의 활성 영역과 소자분리 영역을 구분하는 소자분리막(104)을 형성한다.
그리고 실리콘 기판(100) 전면에 게이트 절연막(도시 생략)으로서, 예를 들면 실리콘산화막(SiO2)을 증착하고, 그 위에 게이트 전극용 언도프트 폴리실리콘을 증착한 후에 NMOS 및 PMOS 게이트 마스크를 이용한 사진 및 식각 공정으로 언도프트 폴리실리콘을 패터닝하여 NMOS 영역과 PMOS 영역에 각각 게이트 전극(106)을 형성한다. 그런 다음 각 게이트 전극(106) 하부의 게이트 절연막을 패터닝한다.
이후, NMOS 영역과 PMOS 영역의 기판내에 각각 n- 및 p- 도펀트를 이용한 LDD(Light Doped Drain) 이온 주입 공정을 실시하여 각 게이트 전극(106)의 폭만큼 서로 이격된 n- 및 p- LDD 영역을 형성한다.
그 다음, 실리콘 기판(100) 전면에 절연막으로서 실리콘 질화막(Si3N4)을 증착하고, 이를 건식 식각하여 NMOS 및 PMOS 영역의 게이트 전극(106)의 양 측벽에 스페이서(도시 생략)를 형성한 후 NMOS 영역과 PMOS 영역의 기판내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극(106) 및 스페이서의 폭만큼 서로 이격된 n+ 및 p+ 소오스/드레인 영역(n)(p)을 형성한 다.
도 1d에서 알 수 있듯이, 소자 분리막(104)의 하부에 고농도로 이온주입된 Ar의 계면은, NMOS 및 PMOS간의 BJT를 형성하게 하여, 이로 인해 누설전류를 방지할 수 있는 효과를 얻게 된다.
이상 설명한 바와 같이, 본 실시예는, 소자분리막이 형성될 영역의 하부에 불활성 기체를 이용한 이온주입, 예컨대 Ar을 이용한 이온주입을 실시하여 BJT를 생성함으로써, 누설전류를 방지하도록 구현한 것이다.
도 2a 내지 도 2e는, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하는 공정 단면도로서, NMOS와 PMOS를 구분하기 위한 소자분리막을 형성한 후에 그 소자분리막 하부에 대해 틸트(tilt) 이온주입하는 과정을 예시한 것이다.
먼저, 도 2a에 도시한 바와 같이, 반도체 기판, 예컨대 실리콘 기판(200)을 마련한 후, 실리콘 기판(100)에 PMOS 트랜지스터가 형성될 n-웰, NMOS 트랜지스터가 형성될 p-웰을 형성하고, 실리콘 기판(100)에 STI 공정을 실시하여 NMOS 및 PMOS 트랜지스터의 활성 영역과 소자분리 영역을 구분하는 소자분리막(202)을 형성한다.
이후, 도 2b에서는, 상기 소자분리막(202)이 형성된 실리콘 기판(202) 상부에 포토레지스트를 도포하고, 패터닝 공정을 진행하여 NMOS 영역의 소자를 구분하여 이온주입하기 위한 포토레지스트 패턴(204)을 형성한다.
그리고, 도 2c에서는, 본 실시예에 따라 도 2a에서 형성된 소자분리막(202)의 하부에 불활성 기체를 이용한 이온주입, 예컨대 Ar 기체를 이용한 이온주입 공 정을 실시하여 도 2c에 도시한 바와 같은 Ar 도핑 영역을 형성한다.
이때, 본 실시예에서의 Ar 이온주입은, 소자분리막(202)이 형성되고 난 이후에 진행되기 때문에, 소자분리막(202)의 하부에 충분히 Ar 도핑될 수 있도록 일정 각도로 틸트(tilt)되어 이온주입되는 것을 특징으로 한다.
또한, 이러한 Ar 기체는, 소자분리막(202)이 형성된 실리콘 기판(200)의 영역 하부에 충분한 계면을 형성하도록 고농도로 이온주입되는 것을 특징으로 한다.
이와 같은 Ar 이온주입이 완료되면, 도 2d에 예시한 바와 같이, NMOS의 반도체 기판 내에 N채널의 이온주입을 실시한다. 마찬가지로, 도면에는 생략되었지만 PMOS의 반도체 기판 내에 P채널의 이온주입이 실시될 수 있을 것이다.
최종적으로, 도 2e에 예시한 바와 같이, 실리콘 기판(200) 전면에 게이트 절연막(도시 생략)으로서, 예를 들면 실리콘산화막(SiO2)을 증착하고, 그 위에 게이트 전극용 언도프트 폴리실리콘을 증착한 후에 NMOS 및 PMOS 게이트 마스크를 이용한 사진 및 식각 공정으로 언도프트 폴리실리콘을 패터닝하여 NMOS 영역과 PMOS 영역에 각각 게이트 전극(106)을 형성한다. 그런 다음 각 게이트 전극(106) 하부의 게이트 절연막을 패터닝한다.
이후, NMOS 영역과 PMOS 영역의 기판내에 각각 n- 및 p- 도펀트를 이용한 LDD 이온 주입 공정을 실시하여 각 게이트 전극(106)의 폭만큼 서로 이격된 n- 및 p- LDD 영역을 형성한다.
그 다음, 실리콘 기판(200) 전면에 절연막으로서 실리콘 질화막(Si3N4)을 증 착하고, 이를 건식 식각하여 NMOS 및 PMOS 영역의 게이트 전극(106)의 양 측벽에 스페이서(도시 생략)를 형성한 후 NMOS 영역과 PMOS 영역의 기판내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 게이트 전극(106) 및 스페이서의 폭만큼 서로 이격된 n+ 및 p+ 소오스/드레인 영역(n)(p)을 형성한다.
도 2e에서 알 수 있듯이, 소자 분리막(104)의 하부에 고농도로 이온주입된 Ar의 계면은, NMOS 및 PMOS간의 BJT를 형성하게 하여, 이로 인해 누설전류를 방지할 수 있는 효과를 얻게 된다.
이상 설명한 바와 같이, 본 실시예는, 소자분리막의 하부 영역에 대해 불활성 기체를 이용한 이온주입, 예컨대 Ar을 이용한 이온주입을 실시하여 BJT를 생성함으로써, 누설전류를 방지하도록 구현한 것이다. 이때, 이온주입은, 이미 형성된 소자분리막의 하부에 Ar 도핑이 충분이 이루어지도록 일정 각도의 기울기를 갖는 틸트 이온주입이 적용될 수 있을 것이다.
앞서 언급한 실시예는 본 발명을 한정하는 것이 아니라 예증하는 것이며, 이 분야의 당업자라면 첨부한 청구항에 의해 정의된 본 발명의 범위로부터 벗어나는 일 없이, 많은 다른 실시예를 설계할 수 있음을 유념해야 한다. 청구항에서는, 괄호 안에 있는 어떤 참조 기호도 본 발명을 한정하도록 해석되지 않아야 한다. "포함하는", "포함한다" 등의 표현은, 전체적으로 모든 청구항 또는 명세서에 열거된 것을 제외한 구성 요소 또는 단계의 존재를 배제하지 않는다. 구성 요소의 단수의 참조부는 그러한 구성 요소의 복수의 참조부를 배제하지 않으며, 그 반대도 마찬가 지이다. 서로 다른 종속항에 확실한 수단이 기술되었다고 하는 단순한 사실은, 이러한 수단의 조합이 사용될 수 없다는 것을 나타내지 않는다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 예시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 예시한 공정 단면도.
Claims (7)
- 반도체 기판 상의 STI(Shallow Trench Isolation) 공정이 적용될 영역에 대해 이온주입 공정을 실시하는 과정과,상기 STI 공정을 적용하여 상기 반도체 기판에 NMOS(N-type Metal Oxide Semiconductor) 및 PMOS(P-type MOS)의 활성 영역과 소자분리 영역을 구분하는 소자분리막을 형성하는 과정과,상기 NMOS 및 PMOS의 활성 영역에 각각 게이트 전극을 형성하는 과정과,상기 NMOS 및 PMOS의 활성 영역의 기판내에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 n+ 및 p+ 소오스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 불활성 기체는, Ar(아르곤)인 반도체 소자 제조 방법.
- 반도체 기판 상에 NMOS 영역 및 PMOS 영역을 구분하기 위한 소자분리막을 형성하는 과정과,상기 NMOS 영역의 소자를 구분하여 이온주입하기 위한 포토레지스트 패턴을 상기 반도체 기판 상에 형성하는 과정과,상기 소자분리막의 하부에 해당하는 상기 반도체 기판의 내부에 이온주입 공정을 실시하는 과정과,상기 NMOS 영역 및 PMOS 영역에 각각 게이트 전극을 형성하는 과정과,상기 NMOS 영역 및 PMOS 영역의 상기 반도체 기판의 내부에 각각 n+ 및 p+ 도펀트를 이용한 소오스/드레인 이온 주입 공정을 실시하여 n+ 및 p+ 소오스/드레인 영역을 형성하는 과정을 포함하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 방법은,상기 이온주입 공정을 실시한 후 N채널 및 P채널 이온주입을 실시하는 과정을 더 포함하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 3 항에 있어서,상기 이온주입 공정은, 불활성 기체를 이용한 이온주입 공정인 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 불활성 기체는, Ar(아르곤)인 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 이온주입 공정은,상기 소자분리막의 하부에 상기 Ar을 도핑하기 위해, 기 설정된 각도의 기울기를 갖는 틸트(tilt) 이온주입이 적용되는 반도체 소자 제조 방법.
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| KR20100078532A true KR20100078532A (ko) | 2010-07-08 |
Family
ID=42639740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080136817A KR20100078532A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100078532A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9184086B2 (en) | 2013-02-08 | 2015-11-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device having shallow trench isolation (STI) |
-
2008
- 2008-12-30 KR KR1020080136817A patent/KR20100078532A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9184086B2 (en) | 2013-02-08 | 2015-11-10 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor device having shallow trench isolation (STI) |
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