CN112071836A - 一种栅约束硅控整流器及其实现方法 - Google Patents
一种栅约束硅控整流器及其实现方法 Download PDFInfo
- Publication number
- CN112071836A CN112071836A CN202011026662.8A CN202011026662A CN112071836A CN 112071836 A CN112071836 A CN 112071836A CN 202011026662 A CN202011026662 A CN 202011026662A CN 112071836 A CN112071836 A CN 112071836A
- Authority
- CN
- China
- Prior art keywords
- concentration
- type doping
- well
- type
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 52
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 52
- 239000010703 silicon Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 20
- 230000015556 catabolic process Effects 0.000 claims abstract description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 47
- 229910021332 silicide Inorganic materials 0.000 claims description 40
- 239000002184 metal Substances 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 22
- 230000000694 effects Effects 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000012423 maintenance Methods 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 description 42
- 238000013461 design Methods 0.000 description 14
- 238000004886 process control Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种栅约束硅控整流器及其实现方法,在在现有的栅约束硅控整流器的P阱(70)与N阱(60)交界且位于所述N阱(60)处插入高浓度N型掺杂(22),以降低所述N阱(60)与P阱(70)反向击穿电压,并提升该栅约束硅控整流器的维持电压,本发明可在降低回滞效应的触发电压的同时提升维持电压,增大栅约束硅控整流器物理关键尺寸的设计窗口,降低实际应用时的工艺控制难度。
Description
技术领域
本发明涉及半导体集成电路技术领域,特别是涉及一种新型栅约束硅控整流器及其实现方法。
背景技术
在集成电路防静电保护设计领域,防静电保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度,以某公司55LP先进工艺平台为例,其核心器件(1.2VMOSFET)的工作电压为1.2V,栅氧化层厚度为25A(埃,0.1nm),所以该公司55LP先进工艺平台核心器件(1.2VMOSFET)的防静电保护设计窗口通常为1.32V~5V之间。但是该公司55LP先进工艺平台核心器件(1.2V NMOS)的回滞效应特性曲线,如图1所示,却表明核心器件的触发电压(Vt1,右侧曲线较低位置拐点对应电压)为6.7V,超出核心器件的防静电保护设计窗口,如果将该核心器件(1.2VNMOS)直接用于防静电保护设计,极易导致核心器件(1.2VMOSFET)的栅氧化层发生可靠性问题。
为此,申请人提出了如图2所示的已存在栅约束硅控整流器尝试解决上述问题,如图2所示,该现有栅约束硅控整流器ESD器件包括多个浅沟道隔离层(STI,Shallow TrenchIsolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、N阱(N-Well)60、P阱(P-Well)70、P型衬底(P-Sub)80、第一P型栅极40、第二P型栅极50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。
整个ESD器件置于P型衬底(P-Sub)80上,在P型衬底(P-Sub)80左边生成一个N阱(N-Well)60,在P型衬底(P-Sub)80右边生成一个P阱(P-Well)70,高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20置于N阱(N-Well)60上部,高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构,高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部,N阱(N-Well)60、P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构;
在高浓度N型掺杂(N+)28左侧设置浅沟道隔离层(STI,Shallow TrenchIsolation)10,高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用N阱(N-Well)60隔离(即其间的间隔为60的一部分),在该部分N阱上方设置第一P型栅极40,高浓度P型掺杂(P+)20的右侧为N阱(N-Well)60的一部分,高浓度P型掺杂(P+)20的右侧到N阱(N-Well)60与P阱(P-Well)70分界处的宽度为A,高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI,Shallow Trench Isolation)10隔离,高浓度P型掺杂(P+)26右侧设置浅沟道隔离层(STI,Shallow Trench Isolation)10,高浓度N型掺杂(N+)24的左侧为P阱(P-Well)70的一部分,高浓度N型掺杂(N+)24的左侧到N阱(N-Well)60与P阱(P-Well)70分界处的宽度为B;
在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成4个金属硅化物30,在高浓度P型掺杂(P+)20右侧的宽度为A的N阱的上方设置第二P型栅极50;
高浓度N型掺杂(N+)28上方的金属硅化物30引出电极连接至电源Vdd,高浓度P型掺杂(P+)20上方的金属硅化物30引出电极与第二P型栅极50相连并引出电极组成该新型栅约束硅控整流器ESD器件的阳极Anode,高浓度N型掺杂(N+)24的上方的金属硅化物30以及高浓度P型掺杂(P+)26的上方的金属硅化物30相连并引出电极组成该现有栅约束硅控整流器ESD器件的阴极Cathode,使用时阴极接地Vss。
图2所示现有技术在55LP先进工艺平台上设计相关测试结构得到了如下图3的回滞效应曲线图,关键尺寸(A/B)取不同值时的维持电压Vh和触发电压Vt1列表如图3左侧中部所示。如图3的回滞效应曲线表明当已存在的栅约束硅控整流器的关键尺寸(A/B)取某最优值L时,回滞效应的触发电压Vt1为3.589V,维持电压Vh为1.423V,漏电电流为5nA/um,为二次击穿电流则为41.8mA/um,完全适用于本公司55LP先进工艺平台核心器件(1.2VMOSFET)的防静电保护设计;但是当关键尺寸(A/B)取值缩小50nm时,则维持电压降Vh低到1.234V,而漏电电流则增大到600nA/um,而当关键尺寸(A/B)取值增大50nm时,则触发电压Vt1增大到5.603V,也就是说关键尺寸(A/B)的最优取值缩小50nm或者增大50nm,都造成已存在栅约束硅控整流器不再适用于本公司55LP先进工艺平台核心器件(1.2V MOSFET)的防静电保护设计,这说明已存在栅约束硅控整流器的物理关键尺寸(A/B)的设计窗口不大,这增加了实际应用时的工艺控制的难度。
发明内容
为克服上述现有技术存在的不足,本发明之目的在于提供一种栅约束硅控整流器及其实现方法,以在降低回滞效应的触发电压的同时提升维持电压,增大栅约束硅控整流器物理关键尺寸的设计窗口,降低实际应用时的工艺控制难度。
为达上述及其它目的,本发明提出一种栅约束硅控整流器,其特征在于,所述整流器包括:
半导体衬底(80);
生成于所述半导体衬底(80)中的N阱(60)和P阱(70);
高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)依次置于N阱(60)上部,高浓度N型掺杂(24)、高浓度P型掺杂(26)依次置于所述P阱(70)上部,所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的N阱(60)上方设置第一P型栅极(40),所述高浓度P型掺杂(20)与高浓度N型掺杂(22)之间的N阱上方设置第二P型栅极(50);
在所述高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)、高浓度N型掺杂(24)以及高浓度P型掺杂(26)的上方分别生成金属硅化物(30);
所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至电源Vdd,所述高浓度P型掺杂(20)上方的金属硅化物(30)与所述第二P型栅极(50)相连并引出电极组成所述栅约束硅控整流器的阳极,所述高浓度N型掺杂(24)的上方的金属硅化物(30)以及所述高浓度P型掺杂(26)的上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器的阴极。
优选地,所述高浓度P型掺杂(20)、所述N阱(60)以及所述P阱(70)构成等效PNP三极管结构。
优选地,所述N阱(60)、P阱(70)与高浓度N型掺杂(24)构成等效NPN三极管结构。
优选地,所述高浓度N型掺杂(28)左侧设置浅沟道隔离层(10),所述高浓度N型掺杂(28)、高浓度P型掺杂(20)间利用所述N阱(60)隔离。
优选地,所述高浓度P型掺杂(26)右侧放置浅沟道隔离层(10),所述高浓度N型掺杂(24)、高浓度P型掺杂(26)间用浅沟道隔离层(10)隔离,所述高浓度N型掺杂(24)的左侧为所述P阱(70)的一部分,高浓度N型掺杂(N+)24的左侧到N阱(N-Well)60与P阱(P-Well)70分界处的宽度为B。
优选地,所述高浓度N型掺杂(22)的右侧紧贴所述N阱(60)与P阱(70)的交界处,所述高浓度N型掺杂(22)的宽度为W;所述高浓度N型掺杂(22)的左侧与所述所述高浓度P型掺杂(20)右侧间用N阱(60)隔离,所述高浓度N型掺杂(22)的左侧与所述所述高浓度P型掺杂(20)右侧间的N阱(60)的宽度为A。
优选地,A、B、W的大小决定所述栅约束硅控整流器回滞效应的维持电压Vh和触发电压Vt1,并提升该栅约束硅控整流器的维持电压,典型A、B的取值范围为0.2~1um,典型W的取值范围为0.1~0.5um。
优选地,所述栅约束硅控整流器使用时阴极接地。
为达到上述目的,本发明还提供一种栅约束硅控整流器的实现方法,:在现有的栅约束硅控整流器的P阱(70)与N阱(60)交界且位于所述N阱(60)处插入高浓度N型掺杂(22),以降低所述N阱(60)与P阱(70)反向击穿电压,并提升该栅约束硅控整流器的维持电压。
优选地,所述方法包括:
步骤S1,提供一半导体衬底(80);
步骤S2,于该半导体衬底(80)中生成N阱(60)和P阱(70);
步骤S3,将高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)依次置于N阱(60)上部,高浓度N型掺杂(24)、高浓度P型掺杂(26)依次置于所述P阱(70)上部,所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的N阱(60)上方设置第一P型栅极(40),所述高浓度P型掺杂(20)与高浓度N型掺杂(22)之间的N阱上方设置第二P型栅极(50);
步骤S4,在所述高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)、高浓度N型掺杂(24)以及高浓度P型掺杂(26)的上方分别生成金属硅化物(30);
步骤S5,将所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至电源Vdd,所述高浓度P型掺杂(20)上方的金属硅化物(30)与所述第二P型栅极(50)相连并引出电极组成所述栅约束硅控整流器的阳极,所述高浓度N型掺杂(24)的上方的金属硅化物(30)以及所述高浓度P型掺杂(26)的上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器的阴极。
与现有技术相比,本发明一种栅约束硅控整流器及其实现方法通过在现有栅约束硅控整流器的基础上,在其P阱70/N阱60交界且位于N阱60处插入一个高浓度N型掺杂(N+)22,插入的高浓度N型掺杂(N+)22可以降低N阱60/P阱70反向击穿电压,以降低所述栅约束硅控整流器回滞效应的触发电压,并可使得本发明在降低回滞效应的触发电压的同时提升维持电压,增大了新型栅约束硅控整流器物理关键尺寸的设计窗口,降低实际应用时的工艺控制难度,本发明之栅约束硅控整流器更适用于55LP先进CMOS工艺集成电路核心器件的防静电保护设计。
附图说明
图1为某公司55LP先进工艺平台1.2V GGNMOS回滞效应特性曲线;
图2为现有一种栅约束硅控整流器的结构图;
图3为图2的栅约束硅控整流器的回滞效应曲线图;
图4为本发明一种栅约束硅控整流器之较佳实施例的器件结构图;
图5为本发明一种栅约束硅控整流器的实现方法的步骤流程图;
图6为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用,本说明书中的各项细节亦可基于不同观点与应用,在不背离本发明的精神下进行各种修饰与变更。
图4为本发明一种栅约束硅控整流器之较佳实施例的器件结构图。如图4所示,本发明一种栅约束硅控整流器,包括:包括多个浅沟道隔离层(STI,Shallow TrenchIsolation)10、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)22、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、N阱(N-Well)60、P阱(P-Well)70、P型衬底(P-Sub)80、第一P型栅极40、第二P型栅极50以及多个连接掺杂区与电极的金属硅化物(Silicide)30。
整个ESD器件置于P型衬底(P-Sub)80上,在P型衬底(P-Sub)80左边生成一个N阱(N-Well)60,在P型衬底(P-Sub)80右边生成一个P阱(P-Well)70,高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)22从左至右依次置于N阱(N-Well)60上部,高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构,高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26从左至右依次置于P阱(P-Well)70上部,N阱(N-Well)60、P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构。
在高浓度N型掺杂(N+)28左侧设置浅沟道隔离层(STI,Shallow TrenchIsolation)10,高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用N阱(N-Well)60隔离(即其间的间隔为60的一部分),该部分N阱上方设置第一P型栅极40,高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)22间用N阱(N-Well)60隔离(即其间的间隔为60的一部分),高浓度P型掺杂(P+)20右侧与高浓度N型掺杂(N+)22左侧间的N阱(N-Well)60的宽度为A,在该部分N阱上方设置第二P型栅极50,高浓度N型掺杂(N+)22的右侧紧贴(abutting)N阱(N-Well)60和P阱(P-Well)70的交界(interface)处,高浓度N型掺杂(N+)22的宽度为W。
高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI,ShallowTrench Isolation)10隔离,高浓度P型掺杂(P+)26右侧设置浅沟道隔离层(STI,ShallowTrench Isolation)10,高浓度N型掺杂(N+)24的左侧为P阱(P-Well)70的一部分,高浓度N型掺杂(N+)24的左侧到N阱(N-Well)60与P阱(P-Well)70分界处的宽度为B。
在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)22、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成5个金属硅化物30。
高浓度N型掺杂(N+)28上方的金属硅化物30引出电极连接至电源Vdd,高浓度P型掺杂(P+)20上方的金属硅化物30与第二P型栅极50相连并引出电极组成该新型栅约束硅控整流器ESD器件的阳极Anode,高浓度N型掺杂(N+)24的上方的金属硅化物30以及高浓度P型掺杂(P+)26的上方的金属硅化物30相连并引出电极组成该现有栅约束硅控整流器ESD器件的阴极Cathode,使用时阴极接地Vss。
可见,本发明实际上是在已有的栅约束硅控整流器的基础上,在P阱(P-Well)70/N阱(N-Well)60交界且位于N阱(P-Well)60处插入一个高浓度N型掺杂(N+)22,可以降低N阱(N-Well)60/P阱(P-Well)70反向击穿电压,这降低了本发明之栅约束硅控整流器的回滞效应的触发电压Vt1;另外插入的高浓度N型掺杂(N+)22可以降低空穴从高浓度P型掺杂(P+)20注入N阱(N-Well)60后迁移达到P阱(P-Well)70/N阱(N-Well)60的几率,即降低了内部寄生PNP三极管(高浓度P型掺杂(P+)20/N阱(N-Well)60/P阱(P-Well)70)三极管的电流增益(β),从而提高了栅约束硅控整流器的维持电压(Vh)。本发明中,关键尺寸高浓度P型掺杂(P+)20与高浓度N型掺杂(N+)22间N阱60部分的宽度A、高浓度N型掺杂(N+)24左侧P阱部分的宽度B以及高浓度N型掺杂(N+)22的宽度W的大小决定了该栅约束硅控整流器回滞效应的维持电压Vh和触发电压Vt1,典型A、B的取值范围为0.2~1um,典型W的取值范围为0.1~0.5um。
本发明所提出的栅约束硅控整流器,在降低回滞效应的触发电压的同时可以提升维持电压,这增大了新型栅约束硅控整流器物理关键尺寸的设计窗口,降低了实际应用时的工艺控制难度,所以本发明所提出的栅约束硅控整流器更适用于55LP先进CMOS工艺集成电路核心器件的防静电保护设计。
图5为本发明一种栅约束硅控整流器的实现方法的步骤流程图。如图5所示,本发明一种栅约束硅控整流器的实现方法,包括如下步骤:
步骤S1,提供一半导体衬底,在本发明具体实施例中,提供一P型衬底(P-Sub)80。
步骤S2,于该半导体衬底中生成两个阱,即N阱(N-Well)60及P阱(P-Well)70,在本发明具体实施例中,在P型衬底(P-Sub)80中生成N阱(N-Well)60及P阱(P-Well)70,N阱(N-Well)60生成于P型衬底(P-Sub)80左侧,P阱(P-Well)70生成于P型衬底(P-Sub)80右侧。
步骤S3,在N阱(N-Well)60中形成等效PNP三极管结构,在P阱70中形成等效NPN三极管结构。具体地说,将高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)22依次置于N阱(N-Well)60上部,高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构,在高浓度N型掺杂(N+)28左侧设置浅沟道隔离层(STI,ShallowTrench Isolation)10,高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)20间用N阱(N-Well)60隔离(即其间的间隔为60的一部分),并在该部分N阱上方设置第一P型栅极40,高浓度P型掺杂(P+)20与高浓度N型掺杂(N+)22之间用N阱(N-Well)60隔离(即其间的间隔为N阱60的一部分),高浓度P型掺杂(P+)20右侧与高浓度N型掺杂(N+)22左侧间的N阱(N-Well)60的宽度为A,在该部分N阱上方设置第二P型栅极50;高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部,高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI,Shallow Trench Isolation)10隔离,高浓度P型掺杂(P+)26右侧设置浅沟道隔离层(STI,Shallow Trench Isolation)10,高浓度N型掺杂(N+)24的左侧为P阱(P-Well)70的一部分,高浓度N型掺杂(N+)24的左侧到N阱(N-Well)60与P阱(P-Well)70分界处的宽度为B。
步骤S4,在高浓度N型掺杂(N+)28的上方、高浓度P型掺杂(P+)20的上方、高浓度N型掺杂(N+)22、高浓度N型掺杂(N+)24的上方、高浓度P型掺杂(P+)26的上方生成5个金属硅化物30,在高浓度P型掺杂(P+)20右侧的宽度为A的N阱的上方设置第二P型栅极50。
步骤S5,将高浓度N型掺杂(N+)28上方的金属硅化物30引出电极连接至电源Vdd,高浓度P型掺杂(P+)20上方的金属硅化物30与第二P型栅极50相连并引出电极组成该新型栅约束硅控整流器ESD器件的阳极Anode,高浓度N型掺杂(N+)24的上方的金属硅化物30以及高浓度P型掺杂(P+)26的上方的金属硅化物30相连并引出电极组成该现有栅约束硅控整流器ESD器件的阴极Cathode,使用时阴极接地Vss。
可见,本发明在在已有的栅约束硅控整流器的基础上,在P_well70/N_well60交界且位于N_well60处插入一个高浓度N型掺杂(N+)22,插入的高浓度N型掺杂(N+)22可以降低N_well60/P_well70反向击穿电压,这降低了所建议的新型栅约束硅控整流器回滞效应的触发电压;另外插入的高浓度N型掺杂(N+)22可以降低空穴从高浓度P型掺杂(P+)20注入N阱(N-Well)60后迁移达到P阱(P-Well)70/N阱(N-Well)60的几率,即降低了内部寄生PNP三极管(高浓度P型掺杂(P+)20/N阱(N-Well)60/P阱(P-Well)70)三极管的电流增益(β),从而提高了栅约束硅控整流器的维持电压(Vh),其中,关键尺寸高浓度P型掺杂(P+)20与高浓度N型掺杂(N+)22间N阱60部分的宽度A、高浓度N型掺杂(N+)24左侧P阱部分的宽度B以及高浓度N型掺杂(N+)22的宽度W的大小决定了该栅约束硅控整流器回滞效应的维持电压Vh和触发电压Vt1,典型A、B的取值范围为0.2~1um,典型W的取值范围为0.1~0.5um。
应用时,为保护IO端口,将本发明之栅约束硅控整流器的阴极Cathode接地Vss,其Vdd端(即高浓度N型掺杂(N+)28上方的金属硅化物30)接电源电压Vdd,其阳极Anode对外接IO(输入输出端);为保护电源,在该新型栅约束硅控整流器ESD器件之后还可以连接其他的某种ESD保护器件以获得需要的特性,如图6所示。
综上所述,本发明一种栅约束硅控整流器及其实现方法通过在现有栅约束硅控整流器的基础上,在其P阱70/N阱60交界且位于N阱60处插入一个高浓度N型掺杂(N+)22,插入的高浓度N型掺杂(N+)22可以降低N阱60/P阱70反向击穿电压,以降低所述栅约束硅控整流器回滞效应的触发电压,并可使得本发明在降低回滞效应的触发电压的同时提升维持电压,增大了新型栅约束硅控整流器物理关键尺寸的设计窗口,降低实际应用时的工艺控制难度,本发明之栅约束硅控整流器更适用于55LP先进CMOS工艺集成电路核心器件的防静电保护设计。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修饰与改变。因此,本发明的权利保护范围,应如权利要求书所列。
Claims (10)
1.一种栅约束硅控整流器,其特征在于,所述整流器包括:
半导体衬底(80);
生成于所述半导体衬底(80)中的N阱(60)和P阱(70);
高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)依次置于N阱(60)上部,高浓度N型掺杂(24)、高浓度P型掺杂(26)依次置于所述P阱(70)上部,所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的N阱(60)上方设置第一P型栅极(40),所述高浓度P型掺杂(20)与高浓度N型掺杂(22)之间的N阱上方设置第二P型栅极(50);
在所述高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)、高浓度N型掺杂(24)以及高浓度P型掺杂(26)的上方分别生成金属硅化物(30);
所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至电源Vdd,所述高浓度P型掺杂(20)上方的金属硅化物(30)与所述第二P型栅极(50)相连并引出电极组成所述栅约束硅控整流器的阳极,所述高浓度N型掺杂(24)的上方的金属硅化物(30)以及所述高浓度P型掺杂(26)的上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器的阴极。
2.如权利要求1所述的一种栅约束硅控整流器,其特征在于:所述高浓度P型掺杂(20)、所述N阱(60)以及所述P阱(70)构成等效PNP三极管结构。
3.如权利要求1所述的一种栅约束硅控整流器,其特征在于:所述N阱(60)、P阱(70)与高浓度N型掺杂(24)构成等效NPN三极管结构。
4.如权利要求1所述的一种栅约束硅控整流器,其特征在于:所述高浓度N型掺杂(28)左侧设置浅沟道隔离层(10),所述高浓度N型掺杂(28)、高浓度P型掺杂(20)间利用所述N阱(60)隔离。
5.如权利要求4所述的一种栅约束硅控整流器,其特征在于:所述高浓度P型掺杂(26)右侧放置浅沟道隔离层(10),所述高浓度N型掺杂(24)、高浓度P型掺杂(26)间用浅沟道隔离层(10)隔离,所述高浓度N型掺杂(24)的左侧为所述P阱(70)的一部分,高浓度N型掺杂(24)的左侧到N阱(60)与P阱(70)分界处的宽度为B。
6.如权利要求5所述的一种栅约束硅控整流器,其特征在于:所述高浓度N型掺杂(22)的右侧紧贴所述N阱(60)与P阱(70)的交界处,所述高浓度N型掺杂(22)的宽度为W;所述高浓度N型掺杂(22)的左侧与所述所述高浓度P型掺杂(20)右侧间用N阱(60)隔离,所述高浓度N型掺杂(22)的左侧与所述高浓度P型掺杂(20)右侧间的N阱(60)的宽度为A。
7.如权利要求6所述的一种栅约束硅控整流器,其特征在于:A、B、W的大小决定所述栅约束硅控整流器回滞效应的维持电压Vh和触发电压Vt1,A、B的取值范围为0.2~1um,W的取值范围为0.1~0.5um。
8.如权利要求7所述的一种栅约束硅控整流器,其特征在于:所述栅约束硅控整流器使用时阴极接地。
9.一种栅约束硅控整流器的实现方法,其特征在于:在现有的栅约束硅控整流器的P阱(70)与N阱(60)交界且位于所述N阱(60)处插入高浓度N型掺杂(22),以降低所述N阱(60)与P阱(70)反向击穿电压,并提升该栅约束硅控整流器的维持电压。
10.如权利要求9所述的一种栅约束硅控整流器的实现方法,其特征在于,所述方法包括:
步骤S1,提供一半导体衬底(80);
步骤S2,于该半导体衬底(80)中生成N阱(60)和P阱(70);
步骤S3,将高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)依次置于N阱(60)上部,高浓度N型掺杂(24)、高浓度P型掺杂(26)依次置于所述P阱(70)上部,所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的N阱(60)上方设置第一P型栅极(40),所述高浓度P型掺杂(20)与高浓度N型掺杂(22)之间的N阱上方设置第二P型栅极(50);
步骤S4,在所述高浓度N型掺杂(28)、高浓度P型掺杂(20)、高浓度N型掺杂(22)、高浓度N型掺杂(24)以及高浓度P型掺杂(26)的上方分别生成金属硅化物(30);
步骤S5,将所述高浓度N型掺杂(28)上方的金属硅化物(30)引出电极连接至电源Vdd,所述高浓度P型掺杂(20)上方的金属硅化物(30)与所述第二P型栅极(50)相连并引出电极组成所述栅约束硅控整流器的阳极,所述高浓度N型掺杂(24)的上方的金属硅化物(30)以及所述高浓度P型掺杂(26)的上方的金属硅化物(30)相连并引出电极组成所述栅约束硅控整流器的阴极。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011026662.8A CN112071836A (zh) | 2020-09-25 | 2020-09-25 | 一种栅约束硅控整流器及其实现方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011026662.8A CN112071836A (zh) | 2020-09-25 | 2020-09-25 | 一种栅约束硅控整流器及其实现方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112071836A true CN112071836A (zh) | 2020-12-11 |
Family
ID=73682772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011026662.8A Pending CN112071836A (zh) | 2020-09-25 | 2020-09-25 | 一种栅约束硅控整流器及其实现方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112071836A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113793865A (zh) * | 2021-08-24 | 2021-12-14 | 上海华力微电子有限公司 | 栅约束硅控整流器及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130341676A1 (en) * | 2012-06-20 | 2013-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Increased Holding Voltage in Silicon Controlled Rectifiers for ESD Protection |
CN106898606A (zh) * | 2015-12-21 | 2017-06-27 | 爱思开海力士有限公司 | 具有低触发电压的静电放电保护器件 |
CN110518012A (zh) * | 2019-08-29 | 2019-11-29 | 上海华力微电子有限公司 | 一种栅约束硅控整流器esd器件及其实现方法 |
CN110649016A (zh) * | 2019-10-12 | 2020-01-03 | 上海华力微电子有限公司 | 无回滞效应硅控整流器型esd保护结构及其实现方法 |
-
2020
- 2020-09-25 CN CN202011026662.8A patent/CN112071836A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130341676A1 (en) * | 2012-06-20 | 2013-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and Apparatus for Increased Holding Voltage in Silicon Controlled Rectifiers for ESD Protection |
CN106898606A (zh) * | 2015-12-21 | 2017-06-27 | 爱思开海力士有限公司 | 具有低触发电压的静电放电保护器件 |
CN110518012A (zh) * | 2019-08-29 | 2019-11-29 | 上海华力微电子有限公司 | 一种栅约束硅控整流器esd器件及其实现方法 |
CN110649016A (zh) * | 2019-10-12 | 2020-01-03 | 上海华力微电子有限公司 | 无回滞效应硅控整流器型esd保护结构及其实现方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113793865A (zh) * | 2021-08-24 | 2021-12-14 | 上海华力微电子有限公司 | 栅约束硅控整流器及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8692289B2 (en) | Fast turn on silicon controlled rectifiers for ESD protection | |
US10483257B2 (en) | Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection | |
US7910998B2 (en) | Silicon controlled rectifier device for electrostatic discharge protection | |
CN110649016A (zh) | 无回滞效应硅控整流器型esd保护结构及其实现方法 | |
CN110690270B (zh) | 一种内嵌硅控整流器的pmos器件及其实现方法 | |
CN110518012B (zh) | 一种栅约束硅控整流器esd器件及其实现方法 | |
CN110504325B (zh) | 一种新型栅控P-i-N二极管ESD器件及其实现方法 | |
CN110504254B (zh) | 一种栅约束硅控整流器esd器件及其实现方法 | |
CN110504253B (zh) | 栅约束硅控整流器esd器件及其制作方法 | |
CN112071835B (zh) | 一种栅约束硅控整流器及其实现方法 | |
US20180308836A1 (en) | Electrostatic discharge protection device and method for electrostatic discharge | |
CN112071836A (zh) | 一种栅约束硅控整流器及其实现方法 | |
CN112071834B (zh) | 一种栅约束硅控整流器及其实现方法 | |
US20230207556A1 (en) | Electrostatic protection device including scr and manufacturing method thereof | |
CN109273532B (zh) | 应用于高压电路防静电保护的无回滞效应硅控整流器 | |
CN110518010B (zh) | 一种内嵌硅控整流器的pmos器件及其实现方法 | |
CN111799256B (zh) | 提升高压集成电路防负电流闩锁能力的保护环及实现方法 | |
US20130146978A1 (en) | Transistor assisted esd diode | |
TW201839951A (zh) | 靜電放電保護元件與靜電放電方法 | |
CN113035862B (zh) | 一种栅约束npn三极管型esd器件及其实现方法 | |
CN110518011B (zh) | 一种栅约束硅控整流器esd器件及其实现方法 | |
CN113013158B (zh) | 一种栅约束npn三极管型esd器件及其实现方法 | |
CN112447703A (zh) | 静电放电防护元件 | |
CN112117269B (zh) | 无回滞效应硅控整流器型esd保护结构及其实现方法 | |
CN111816650B (zh) | Scr静电保护结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |