CN110649016A - 无回滞效应硅控整流器型esd保护结构及其实现方法 - Google Patents

无回滞效应硅控整流器型esd保护结构及其实现方法 Download PDF

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Abstract

本发明公开一种无回滞效应硅控整流器型ESD保护结构及其实现方法，该结构包括：半导体衬底(80)；生成于半导体衬底的N阱(60)和P阱(70)；高浓度P型掺杂(20)、高浓度N型掺杂(28)置于N阱(60)上部，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于P阱(70)上部，高浓度P型掺杂(22)置于N阱(60)与P阱(70)分界处上部,所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，高浓度N型掺杂(28)与高浓度P型掺杂(22)之间为N阱(60)的一部分，并在该部部分N阱(60)的上方生成一N型栅(32)。

Description

无回滞效应硅控整流器型ESD保护结构及其实现方法
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种新型无回滞效应硅控整流器型ESD保护结构及其实现方法。
背景技术
高压电路的防静电保护设计一直是一个技术难题，这是因为构成高压电路的核心：高压器件(例如LDMOS)本身不像普通的低压器件适用于防静电保护设计，因为高压器件的回滞效应曲线所表现出来的特性很差。
在高压集成电路的防静电保护设计领域，本发明的发明人曾提出如图1的无回滞效应硅控整流器，该现有无回滞效应硅控整流器包括多个浅沟道隔离层(STI，ShallowTrench Isolation)10、高浓度P型掺杂(P+)20、高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、高浓度N型掺杂(N+)28、N阱(N-Well)60、P阱(P-Well)70以及基体(Psub)80。
具体地，整个ESD保护结构置于基体(Psub)80上，在基体(Psub)80左边生成一个N阱(N-Well)60，在基体(Psub)80右边生成一个P阱(P-Well)70，高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28置于N阱(N-Well)60上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部，N阱(N-Well)60、基体(Psub)80/P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构，高浓度P型掺杂(P+)22置于N阱(N-Well)60与P阱(P-Well)70分界处上部；高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28间为N阱(N-Well)60之一部分且间距为S，S范围为0.2um～10um，高浓度N型掺杂(N+)28与高浓度P型掺杂(P+)22间为N阱(N-Well)60之一部分且间距为D1，D1的范围为0～2um，高浓度N型掺杂(N+)28和高浓度P型掺杂(P+)22的宽度均为D2，D2范围为0.2um～10um；高浓度P型掺杂(P+)20左侧放置浅沟道隔离层(STI，Shallow Trench Isolation)10，高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离，高浓度P型掺杂(P+)26右侧放置浅沟道隔离层(STI，Shallow Trench Isolation)10；用金属连接高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28构成该新型无回滞效应硅控整流器型ESD保护结构的阳极A，用金属连接高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26构成该新型无回滞效应硅控整流ESD器件的阴极K。
在该无回滞效应硅控整流器中，由高浓度N型掺杂(N型重掺杂，N+)28、N阱(N-Well)60和高浓度P型掺杂(P型重掺杂，P+)22构成的内部寄生反向P-i-N二极管决定了该无回滞效应硅控整流器的触发电压Vt1，通过调节该内部寄生的反向P-i-N二极管阳极和阴极之间的间距D1来调节该无回滞效应硅控整流器的触发电压Vt1；而连接阳极的高浓度N型掺杂(N型重掺杂，N+)28则起到保护环(Guard Ring)的作用,增大该保护环的宽度，缩短该保护环与作为空穴发射极的高浓度P型掺杂(P型重掺杂，P+)20的间距S，可以大大降低该新型硅控整流器中寄生的PNP(高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70)三极管的空穴从高浓度P型掺杂(P+)20注入到N阱(N-Well)60中并到达N阱(N-Well)60和P阱(P-Well)70界面的效率，从而进一步降低了该寄生的PNP(高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70)三极管的电流增益，从而提升硅控整流器回滞效应的维持电压，当维持电压增大到接近其触发电压时，我们可以认为该硅控整流器即进入无回滞效应模式。
如图2为在某工艺平台上实际得到的已有的无回滞效应硅控整流器的典型TLP曲线，由图2可以得出，当S＝1um时，保护环D2大于0.5um时，该硅控整流器即进入无回滞效应模式。但是其漏电电流为5nA/30um左右，这样的漏电电流能够满足一般IO电路的设计要求，但超过了传统的GGNMOS的漏电性能，所以希望能进一步改善其漏电性能。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种无回滞效应硅控整流器型ESD保护结构及其实现方法，以实现一种适用于高压电路防静电保护的新型无回滞效应硅控整流器，并改善其漏电性能。
为达上述及其它目的，本发明提出一种一种无回滞效应硅控整流器型ESD保护结构，该ESD保护结构包括：
半导体衬底(80)；
生成于所述半导体衬底中的N阱(60)和P阱(70)；
高浓度P型掺杂(20)、高浓度N型掺杂(28)置于N阱(60)上部，高浓度P型掺杂(20)、N阱(60)以及P阱(70)构成等效PNP三极管结构，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于P阱(70)上部，N阱(60)、基体(80)/P阱(70)与高浓度N型掺杂(24)构成等效NPN三极管结构，高浓度P型掺杂(22)置于N阱(60)与P阱(70)分界处上部,所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，所述高浓度N型掺杂(28)与高浓度P型掺杂(22)之间为N阱(60)的一部分，在宽度为D1的所述N阱(60)的上方生成长度为D1的N型栅(32)，所述N型栅(32)一侧与所述高浓度N型掺杂(28)相邻，另一侧与所述高浓度P型掺杂(22)的距离为D3，所述N型栅(32)与所述高浓度P型掺杂(22)/所述N阱(60)/高浓度N型掺杂(N+)28构成栅控P-i-N二极管。
优选地，所述高浓度P型掺杂(20)左侧放置浅沟道隔离层(10)。
优选地，所述高浓度P型掺杂(22)、高浓度N型掺杂(24)、高浓度P型掺杂(26)间用浅沟道隔离层(10)隔离。
优选地，利用金属连接所述高浓度P型掺杂(20)、高浓度N型掺杂(28)和所述N型栅(32)构成该ESD保护结构的阳极A，利用金属连接所述高浓度N型掺杂(24)、高浓度P型掺杂(26)构成该ESD保护结构的阴极K。
优选地，所述高浓度N型掺杂(28)与高浓度P型掺杂(22)间距为D1+D3，D1的范围为0～2um，D3的范围为0～2um，所述高浓度N型掺杂(28)、高浓度P型掺杂(22)宽度为D2，其范围为0.2um～10um，所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，其范围为0.2um～10um。
优选地，所述ESD保护结构通过调节该栅控P-i-N二极管的栅长D1和栅与所述高浓度P型掺杂(22)的间距D3，在保证该ESD保护结构具有适宜的触发电压的同时，降低其漏电电流。
优选地，所述ESD保护结构通过调节所述高浓度N型掺杂(28)、高浓度P型掺杂(22)的尺寸D2，所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的距离S决定是否进入无回滞效应模式。
为达到上述目的，本发明还提供一种无回滞效应硅控整流器型ESD保护结构的实现方法，包括如下步骤：
步骤一，提供一半导体衬底；
步骤二，于该半导体衬底中生成N阱与P阱；
步骤三，将高浓度P型掺杂(20)、高浓度N型掺杂(28)置于N阱(60)上部，高浓度P型掺杂(20)、N阱(60)以及P阱(70)构成等效PNP三极管结构，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于P阱(70)上部，N阱(60)、基体(80)/P阱(70)与高浓度N型掺杂(24)构成等效NPN三极管结构，高浓度P型掺杂(22)置于N阱(60)与P阱(70)分界处上部,所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，高浓度N型掺杂(28)与高浓度P型掺杂(22)之间为N阱(60)的一部分，在宽度为D1的所述N阱(60)的上方生成长度为D1的N型栅(32)，所述N型栅(32)一侧与所述高浓度N型掺杂(28)相邻，另一侧与所述高浓度P型掺杂(22)的距离为D3，所述N型栅(32)与所述高浓度P型掺杂(22)/所述N阱(60)/高浓度N型掺杂(N+)28构成栅控P-i-N二极管。
优选地，所述方法还包括：通过调节该栅控P-i-N二极管的栅长D1和栅与所述高浓度P型掺杂(22)的间距D3，在保证该ESD保护结构具有适宜的触发电压的同时，降低其漏电电流。
优选地，所述方法还包括：通过调节所述高浓度N型掺杂(28)、高浓度P型掺杂(22)的尺寸D2，所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的距离S决定是否进入无回滞效应模式。
与现有技术相比，本发明一种无回滞效应硅控整流器型ESD保护结构及其实现方法，在已有的无回滞效应硅控整流器的基础上，在内部寄生P-i-N二极管之间的N阱(N-Well)60上方插入一个直接和阳极相连的N型栅(N Poly)32以形成一个栅控P-i-N二极管，通过调节该栅控二极管的栅长D1以及该N型栅与高浓度P型掺杂(P+)22的间距D3，可以在保证该新型无回滞效应硅控整流器具有适宜的触发电压的同时，降低其漏电电流。
附图说明
图1为现有无回滞效应硅控整流器的结构示意图；
图2为现有硅控整流器回滞效应曲线与D2关系图；
图3为本发明一种无回滞效应硅控整流器型ESD保护结构之较佳实施例的电路结构图；
图4为本发明一种无回滞效应硅控整流器型ESD保护结构的实现方法的步骤流程图；
图5为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种无回滞效应硅控整流器型ESD保护结构之较佳实施例的电路结构图。如图3所示，本发明揭示一种无回滞效应硅控整流器型ESD保护结构，包括多个浅沟道隔离层(STI，Shallow Trench Isolation)10、高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26、N阱(N-Well)60、P阱(P-Well)70以及基体(Psub)80。
整个ESD保护结构置于基体(Psub)80上，在基体(Psub)80左边生成一个N阱(N-Well)60，在基体(Psub)80右边生成一个P阱(P-Well)70，高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28置于N阱(N-Well)60上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部，N阱(N-Well)60、基体(Psub)80/P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构，高浓度P型掺杂(P+)22置于N阱(N-Well)60与P阱(P-Well)70分界处上部；高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28间为N阱(N-Well)60之一部分且间距为S，S范围为0.2um～10um，在宽度为D1的N阱(N-Well)60的上方生成长度为D1的N型栅(NPoly)32，该N型栅(N Poly)32一侧与高浓度N型掺杂(N+)28相邻，另一侧与高浓度P型掺杂(P+)22有一定距离，该距离为D3(相应地，高浓度N型掺杂(N+)28与高浓度P型掺杂(P+)22间为N阱(N-Well)60之一部分且间距为D1+D3)，在本发明具体实施例中，D1的范围为0～2um，D3的范围为0～2um，该N型栅(N Poly)32与高浓度P型掺杂(P+)22/N阱(N-Well)60/高浓度N型掺杂(N+)28构成栅控P-i-N二极管，在本发明具体实施例中，高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)22的宽度均为D2，D2范围为0.2um～10um，高浓度P型掺杂(P+)20左侧放置浅沟道隔离层(STI，Shallow Trench Isolation)10，高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离，高浓度P型掺杂(P+)26右侧放置浅沟道隔离层(STI，Shallow Trench Isolation)10；连接高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28和N型栅(N Poly)32(如无特别说明，一般会在掺杂区上方生成多晶硅Silicide，然后引出电极连接)构成该新型无回滞效应硅控整流器型ESD保护结构的阳极A，连接高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26构成该新型无回滞效应硅控整流ESD器件的阴极K。
可见，本发明之无回滞效应硅控整流器型ESD保护结构实际上是在原有的无回滞效应硅控整流器(如图1)的内部寄生P-i-N(高浓度P型掺杂(P+)22/N阱(N-Well)60/高浓度N型掺杂(N+)28)二极管之间的N阱(N-Well)60上方插入一个直接和阳极相连的N型栅(NPoly)32，该N型栅长度为D1，其左面与高浓度N型掺杂(N+28)相邻，其右面与高浓度P型掺杂(P+)22有一定距离，该距离为D3，该N型栅(N Poly)32与高浓度P型掺杂(P+)22/N阱(N-Well)60/高浓度N型掺杂(N+)28构成栅控P-i-N二极管，因为栅控P-i-N二极管的反向击穿电压主要由D3决定，而正常工作时的漏电电流则主要由(D1+D3)决定，通过调节该栅控二极管的栅长D1以及该N型栅与高浓度P型掺杂(P+)22的间距D3，可以在保证该新型无回滞效应硅控整流器具有适宜的触发电压的同时，降低其漏电电流。
本发明还可以通过调节该无回滞效应硅控整流器型ESD保护结构中高浓度N型掺杂(N+)28、高浓度P型掺杂(P+)22的宽度D2的大小，以及该高浓度N型掺杂区(N+)28与高浓度P型掺杂区(P+)20之间的距离S来调节维持电压来实现无回滞效应特性，并可以通过调节该无回滞效应硅控整流器型ESD保护结构中高浓度N型掺杂(N+)28与高浓度P型掺杂(P+)22间的间距D1+D3的大小来调节该新型硅控整流器回滞效应的正常工作时的漏电性能，通过调节该新型无回滞效应硅控整流器型ESD保护结构中N型栅(N Poly)32与高浓度P型掺杂(P+)22间的间距D3调节其回滞效应时的触发电压(Vt1)。
图4为本发明一种无回滞效应硅控整流器型ESD保护结构的实现方法的步骤流程图。如图4所示，本发明一种无回滞效应硅控整流器型ESD保护结构的实现方法，包括如下步骤：
步骤501，提供一半导体衬底，在本发明具体实施例中，提供一P型衬底(Psub)80。
步骤502，于该半导体衬底中生成N阱与P阱，即N阱(N-Well)60、P阱(P-Well)70，在本发明具体实施例中，在P型基体(Psub)80左边生成一个N阱(N-Well)60，在基体(Psub)80右边生成一个P阱(P-Well)70。
步骤503，将高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28置于N阱(N-Well)60上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P阱(P-Well)70构成等效PNP三极管结构，高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26置于P阱(P-Well)70上部，N阱(N-Well)60、基体(Psub)80/P阱(P-Well)70与高浓度N型掺杂(N+)24构成等效NPN三极管结构，高浓度P型掺杂(P+)22置于N阱(N-Well)60与P阱(P-Well)70分界处上部，在高浓度N型掺杂(N+)28右侧的N阱(N-Well)60上方生成长度为D1的N型栅(N Poly)32,该N型栅一侧与高浓度N型掺杂(N+)28相邻，其另一侧与高浓度P型掺杂(P+)22左边距离为D3，高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28间为N阱(N-Well)60之一部分且间距为S；高浓度N型掺杂(N+)28与高浓度P型掺杂(P+)22间为N阱(N-Well)60之一部分且间距为D1+D3，高浓度N型掺杂(N+)28和高浓度P型掺杂(P+)22宽度为D2；高浓度P型掺杂(P+)20左侧放置浅沟道隔离层(STI，ShallowTrench Isolation)10，高浓度P型掺杂(P+)22、高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26间用浅沟道隔离层(STI，Shallow Trench Isolation)10隔离，高浓度P型掺杂(P+)26右侧放置浅沟道隔离层(STI，Shallow Trench Isolation)10。
步骤504，利用金属连接高浓度P型掺杂(P+)20、高浓度N型掺杂(N+)28和N型栅(NPoly)32构成该无回滞效应硅控整流器型ESD保护结构的阳极A，利用金属连接高浓度N型掺杂(N+)24、高浓度P型掺杂(P+)26构成该无回滞效应硅控整流器型ESD保护结构的阴极K。
可以将本发明的新型ESD应用到ESD保护电路中的输入输出端的保护电路中和电源对地的保护电路中，来提升芯片整体的ESD防护能力，如图5所示。
可见，本发明将N阱中高浓度P型掺杂区(P+)20及其右侧的高浓度N型掺杂区(N+)28与栅控P-i-N二极管直接连接至阳极(Anode),高浓度N型掺杂区(N型重掺杂，N+)28因为直接和阳极相连，在发生回滞效应时具有较高的正电压，所以能起到加强型的保护环(guard ring)的作用，另外由于新插入的与阳极相连的长度为D1的N型栅(N Poly)32与右面的高浓度P型掺杂(P型重掺杂，P+)22有一定距离D3，可以在保证该新型无回滞效应硅控整流器具有适宜的触发电压的同时，降低其漏电电流。
综上所述，本发明一种无回滞效应硅控整流器型ESD保护结构及其实现方法，在已有的无回滞效应硅控整流器的基础上，在内部寄生P-i-N二极管之间的N阱(N-Well)60上方插入一个直接和阳极相连的N型栅(N Poly)32以形成一个栅控P-i-N二极管，通过调节该栅控二极管的栅长D1以及该N型栅与高浓度P型掺杂(P+)22的间距D3，可以在保证该新型无回滞效应硅控整流器具有适宜的触发电压的同时，降低其漏电电流。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种无回滞效应硅控整流器型ESD保护结构，其特征在于，该ESD保护结构包括：
半导体衬底(80)；
生成于所述半导体衬底中的N阱(60)和P阱(70)；
高浓度P型掺杂(20)、高浓度N型掺杂(28)置于N阱(60)上部，高浓度P型掺杂(20)、N阱(60)以及P阱(70)构成等效PNP三极管结构，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于P阱(70)上部，N阱(60)、基体(80)/P阱(70)与高浓度N型掺杂(24)构成等效NPN三极管结构，高浓度P型掺杂(22)置于N阱(60)与P阱(70)分界处上部,所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，所述高浓度N型掺杂(28)与高浓度P型掺杂(22)之间为N阱(60)的一部分，在宽度为D1的所述N阱(60)的上方生成长度为D1的N型栅(32)，所述N型栅(32)一侧与所述高浓度N型掺杂(28)相邻，另一侧与所述高浓度P型掺杂(22)的距离为D3，所述N型栅(32)与所述高浓度P型掺杂(22)/所述N阱(60)/高浓度N型掺杂(N+)28构成栅控P-i-N二极管。
2.如权利要求1所述的一种无回滞效应硅控整流器型ESD保护结构，其特征在于：所述高浓度P型掺杂(20)左侧放置浅沟道隔离层(10)。
3.如权利要求2所述的一种无回滞效应硅控整流器型ESD保护结构，其特征在于：所述高浓度P型掺杂(22)、高浓度N型掺杂(24)、高浓度P型掺杂(26)间用浅沟道隔离层(10)隔离。
4.如权利要求3所述的一种无回滞效应硅控整流器型ESD保护结构，其特征在于：利用金属连接所述高浓度P型掺杂(20)、高浓度N型掺杂(28)和所述N型栅(32)构成该ESD保护结构的阳极A，利用金属连接所述高浓度N型掺杂(24)、高浓度P型掺杂(26)构成该ESD保护结构的阴极K。
5.如权利要求4所述的一种无回滞效应硅控整流器型ESD保护结构，其特征在于：所述高浓度N型掺杂(28)与高浓度P型掺杂(22)间距为D1+D3，D1的范围为0～2um，D3的范围为0～2um，所述高浓度N型掺杂(28)、高浓度P型掺杂(22)宽度为D2，其范围为0.2um～10um，所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，其范围为0.2um～10um。
6.如权利要求5所述的一种无回滞效应硅控整流器型ESD保护结构，其特征在于：所述ESD保护结构通过调节该栅控P-i-N二极管的栅长D1和栅与所述高浓度P型掺杂(22)的间距D3，在保证该ESD保护结构具有适宜的触发电压的同时，降低其漏电电流。
7.如权利要求6所述的一种无回滞效应硅控整流器型ESD保护结构，其特征在于：所述ESD保护结构通过调节所述高浓度N型掺杂(28)、高浓度P型掺杂(22)的尺寸D2，所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的距离S决定是否进入无回滞效应模式。
8.一种无回滞效应硅控整流器型ESD保护结构的实现方法，包括如下步骤：
步骤一，提供一半导体衬底；
步骤二，于该半导体衬底中生成N阱与P阱；
步骤三，将高浓度P型掺杂(20)、高浓度N型掺杂(28)置于N阱(60)上部，高浓度P型掺杂(20)、N阱(60)以及P阱(70)构成等效PNP三极管结构，高浓度N型掺杂(24)、高浓度P型掺杂(26)置于P阱(70)上部，N阱(60)、基体(80)/P阱(70)与高浓度N型掺杂(24)构成等效NPN三极管结构，高浓度P型掺杂(22)置于N阱(60)与P阱(70)分界处上部,所述高浓度P型掺杂(20)、高浓度N型掺杂(28)间为N阱(60)的一部分且间距为S，高浓度N型掺杂(28)与高浓度P型掺杂(22)之间为N阱(60)的一部分，在宽度为D1的所述N阱(60)的上方生成长度为D1的N型栅(32)，所述N型栅(32)一侧与所述高浓度N型掺杂(28)相邻，另一侧与所述高浓度P型掺杂(22)的距离为D3，所述N型栅(32)与所述高浓度P型掺杂(22)/所述N阱(60)/高浓度N型掺杂(N+)28构成栅控P-i-N二极管。
9.如权利要求8所述的一种无回滞效应硅控整流器型ESD保护结构的实现方法，其特征在于，所述方法还包括：通过调节该栅控P-i-N二极管的栅长D1和栅与所述高浓度P型掺杂(22)的间距D3，在保证该ESD保护结构具有适宜的触发电压的同时，降低其漏电电流。
10.如权利要求8所述的一种无回滞效应硅控整流器型ESD保护结构的实现方法，其特征在于，所述方法还包括：通过调节所述高浓度N型掺杂(28)、高浓度P型掺杂(22)的尺寸D2，所述高浓度N型掺杂(28)与高浓度P型掺杂(20)之间的距离S决定是否进入无回滞效应模式。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244090A (zh) * 2020-03-27 2020-06-05 上海华力微电子有限公司 一种双向硅控整流器及其制备方法
CN112071834A (zh) * 2020-09-25 2020-12-11 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112071835A (zh) * 2020-09-25 2020-12-11 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112071836A (zh) * 2020-09-25 2020-12-11 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112117269A (zh) * 2020-10-30 2020-12-22 上海华力微电子有限公司 无回滞效应硅控整流器型esd保护结构及其实现方法
CN113013158A (zh) * 2021-02-24 2021-06-22 上海华力微电子有限公司 一种栅约束npn三极管型esd器件及其实现方法
CN113793865A (zh) * 2021-08-24 2021-12-14 上海华力微电子有限公司 栅约束硅控整流器及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315212A (zh) * 2010-06-29 2012-01-11 上海宏力半导体制造有限公司 栅驱动晶闸管电路以及静电保护电路
CN107369682A (zh) * 2017-08-23 2017-11-21 上海华力微电子有限公司 一种新型硅控整流器型esd保护结构及其实现方法
CN108336082A (zh) * 2017-01-18 2018-07-27 中芯国际集成电路制造(上海)有限公司 Scr静电保护器件及静电保护电路
CN109065535A (zh) * 2018-08-20 2018-12-21 上海华力微电子有限公司 一种硅控整流器结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315212A (zh) * 2010-06-29 2012-01-11 上海宏力半导体制造有限公司 栅驱动晶闸管电路以及静电保护电路
CN108336082A (zh) * 2017-01-18 2018-07-27 中芯国际集成电路制造(上海)有限公司 Scr静电保护器件及静电保护电路
CN107369682A (zh) * 2017-08-23 2017-11-21 上海华力微电子有限公司 一种新型硅控整流器型esd保护结构及其实现方法
CN109065535A (zh) * 2018-08-20 2018-12-21 上海华力微电子有限公司 一种硅控整流器结构及其制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111244090A (zh) * 2020-03-27 2020-06-05 上海华力微电子有限公司 一种双向硅控整流器及其制备方法
CN111244090B (zh) * 2020-03-27 2023-12-01 上海华力微电子有限公司 一种双向硅控整流器及其制备方法
CN112071834A (zh) * 2020-09-25 2020-12-11 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112071835A (zh) * 2020-09-25 2020-12-11 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112071836A (zh) * 2020-09-25 2020-12-11 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112071835B (zh) * 2020-09-25 2024-03-15 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112071834B (zh) * 2020-09-25 2024-05-17 上海华力微电子有限公司 一种栅约束硅控整流器及其实现方法
CN112117269A (zh) * 2020-10-30 2020-12-22 上海华力微电子有限公司 无回滞效应硅控整流器型esd保护结构及其实现方法
CN113013158A (zh) * 2021-02-24 2021-06-22 上海华力微电子有限公司 一种栅约束npn三极管型esd器件及其实现方法
CN113013158B (zh) * 2021-02-24 2024-05-10 上海华力微电子有限公司 一种栅约束npn三极管型esd器件及其实现方法
CN113793865A (zh) * 2021-08-24 2021-12-14 上海华力微电子有限公司 栅约束硅控整流器及其制造方法

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