CN102315212A - 栅驱动晶闸管电路以及静电保护电路 - Google Patents

Abstract

本发明提供了栅驱动晶闸管电路以及静电保护电路，所述栅驱动晶闸管电路包括：半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；位于N阱内的第一N+型注入区；位于P阱内的第二N+型注入区；位于N阱上的PMOS晶体管，所述PMOS晶体管包括N阱表面的控制栅，位于控制栅两侧N阱内的P+型源区以及P+型漏区；所述漏区延伸至P阱内与之连接，且与所述第二N+型注入区相隔离；所述源区与第一N+型注入区相隔离；阳极，分别与所述第一N+型注入区、源区电连接；阴极，分别与所述P阱、第二N+型注入区电连接；栅驱动电路，包括分别在所述N阱与控制栅之间以及控制栅与阴极之间正向连接的二极管。本发明具有持续性降低晶闸管触发电压的能力。

Description

栅驱动晶闸管电路以及静电保护电路

技术领域

本发明涉及集成电路静电保护电路设计领域，尤其涉及一种栅驱动晶闸管电路以及静电保护电路。

背景技术

如今，随着集成电路制造工艺的改进，CMOS集成电路的特征尺寸也越来越小。然而，随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的防护能力也越来越弱，即随着器件尺寸的越来越小，器件所能承受的静电电压也越来越小。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。

集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与所述输入/输出电路相连。晶闸管被经常使用于静电保护电路以防止静电破坏(ESD)，通常将晶闸管的阳极以及阴极分别作为静电保护电路的输入端或输出端，正常工作情况下，晶闸管两极的电势差不超过其触发电压，晶闸管不导通，而在产生ESD静电脉冲时，由于ESD静电脉冲具有大电压，高能量的特性，因此很容易触发晶闸管导通，从而经由晶闸管释放，实现静电保护的目的。

随着集成电路尺寸的日渐缩小，需要触发电压较低的静电放电保护结构来提供更好的静电放电保护，由于目前采用的晶闸管通常具有较高的触发电压，为了降低所述触发电压，一般采用图1所示可调触发电压的晶闸管结构，所述晶闸管包括：

P型衬底100；位于P型衬底100内且相邻的N阱101以及P阱102；位于N阱101内的第一P+型注入区202；位于P阱102内的第二N+型注入区204；通常为了在后端互连工艺中便于引出N阱101以及P阱102，在所述N阱101以及P阱102的表面区域内还分别形成有第一N+型注入区201以及第二P+型注入区205，所述第一N+型注入区201与第一P+型注入区202绝缘隔离，而第二P+型注入区205与第二N+型注入区204绝缘隔离；形成于P阱102上的NMOS晶体管，所述NMOS晶体管包括P阱102表面的控制栅300，位于控制栅300两侧P阱102内的N+型连接区203以及第二N+型注入区204，所述N+型连接区203延伸至N阱101内，与其电连接；上述各注入区以及连接区之间可以通过浅沟槽隔离(STI)700绝缘隔离。

在使用时将第一N+型注入区201与第一P+型注入区202连接至晶闸管的阳极；第二N+型注入区204与第二P+型注入区205连接至晶闸管的阴极；而NMOS晶体管的控制栅300则置于低于阈值电压使得NMOS晶体管常闭，即N+型连接区203与第二N+型注入区204之间不形成导电沟道。

图2为上述晶闸管的等效电路图，结合图1以及图2所示，N阱101、P阱102以及第二N+型注入区204构成NPN型三极管T2，其中根据注入浓度的差异可知，P阱102与第二N+型注入区204构成的PN结为发射极；同理第一P+型注入区202、N阱101以及P阱102构成PNP型三极管T1，其中根据注入浓度差异可推断，第一P+型注入区202与N阱101构成的PN界面为发射极。相邻的同掺杂类型的区域之间可以视为电连接。

所述晶闸管的等效电路连接如下：NPN型三极管T2的发射极连接晶闸管的阴极，基极连接PNP型三极管T1的集电极；而集电极经由N阱101的等效电阻R_nwell连接晶闸管的阳极；同时PNP型三极管T1的基极连接NPN型三极管T2的集电极，发射极连接晶闸管的阳极，集电极经由P阱102的等效电阻R_pwell也连接至晶闸管的阳极。在阳极与阴极之间外加正向偏置电压并超过触发值时，所述偏置电压需在N阱以及P阱间反相击穿，使得上述等效三极管T1以及三极管T2产生发射极电流，进而能够在晶闸管中形成稳定电流。当上述偏置电压逐渐减小，使得阳极、阴极之间的电流也逐渐减小小于维持电流，晶闸管随之关闭。

上述晶闸管工作时，NMOS晶体管常闭但可以通过调整控制栅300的电位大小，使得NMOS晶体管中N+型连接区203以及第二N+型注入区204之间的P阱102中产生弱导电沟道，进而形成漏电流，有助于促进晶闸管的导通。也即可以通过调整控制栅300的电位，在一定范围内能够调节晶闸管的触发电压。通常为了满足静电释放的需求，晶闸管的触发电压在允许的范围内(大于正常工作时阴、阳极之间的电势差)应当尽可能的小，可以使得产生静电破坏时响应更为灵敏，栅驱动晶闸管电路应予而生。

以图1所示二极晶闸管结构为基础，图3提供了一种现有的栅驱动晶闸管。如图3所示，在晶闸管的阳极以及阴极之间连接RC耦合回路，其中电容C连接阳极而电阻R连接阴极，所述RC耦合回路的耦合节点O连接所述晶闸管的控制栅300。上述栅驱动晶闸管电路的原理如下所述：在正常工作时，晶闸管关闭，RC耦合回路的中点的电位与阴极相同；在发生了ESD静电破坏后，假设ESD静电脉冲产生于晶闸管的阳极，将阴极接地。此时阳极的电位由于ESD静电脉冲将瞬间升高至一个较高电位，RC耦合回路将响应上述阳极的电位变化，使得RC耦合回路的中点也瞬间耦合至较高电位，导致NMOS晶体管的控制栅300电位也被抬高；在NMOS晶体管的控制栅300底部的P阱102内、N+型连接区203与第二N+型注入区204之间将形成导电沟道，通过所述沟道内，电子易于在N+型连接区203、P阱102以及第二N+型注入区204之间迁移，而产生漏电流，上述漏电流等效于晶闸管电路中的三极管T2的发射极电流(NPN电流)，有助于晶闸管的触发导通，即等效于降低了晶闸管的触发电压。

现有的栅驱动晶闸管电路存在如下问题：虽然RC耦合回路中的耦合节点能够响应阳极的电位变化，抬高栅极电位促进晶闸管导通，然而上述耦合效果缺乏持续性，因此降低晶闸管的触发电压的效果有限。尤其当ESD静电脉冲的脉宽较长时，栅极电位由于容易迅速回滞，而无法满足整个静电释放过程的需求。

发明内容

本发明解决的问题是提供一种栅驱动晶闸管电路，触发电压低，响应灵敏，且具有持续性降低晶闸管触发电压的能力。解决现有采用RC耦合回路的栅驱动晶闸管电路不能满足长脉宽ESD静电脉冲放电需求的问题。

本发明提供的一种栅驱动晶闸管电路，包括：

半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；

位于N阱内的第一N+型注入区；位于P阱内的第二N+型注入区；

位于N阱上的PMOS晶体管，所述PMOS晶体管包括N阱表面的控制栅，位于控制栅两侧N阱内的P+型源区以及P+型漏区；所述漏区延伸至P阱内与之连接，且与所述第二N+型注入区相隔离；所述源区与第一N+型注入区相隔离；

阳极，分别与所述第一N+型注入区、源区电连接；

阴极，分别与所述P阱、第二N+型注入区电连接；

栅驱动电路，包括分别在所述N阱与控制栅之间以及控制栅与阴极之间正向连接的二极管。

可选的，所述N阱内还包括N+型连接区，所述N+型连接区间隔于所述源区以及第一N+型注入区之间，且分别与源区以及第一N+型注入区相隔离。在所述N+型连接区与控制栅之间正向连接二极管。

所述N阱与控制栅之间连接的二极管的导通压降大于所述PMOS晶体管的阈值电压。

可选的，所述P阱内还包括P+型连接区，所述P+型连接区与漏区之间被第二N+型注入区间隔，且与第二N+型注入区相隔离。所述阴极与P+型连接区电连接。

可选的，所述N阱与控制栅之间以及控制栅与阴极之间，正向串联至少两级二极管，且所述各级串联的二极管规格相同。

基于上述栅驱动晶闸管电路，本发明还提供了一种静电保护电路，包括：

发射极与第一端电连接，集电极通过第一寄生电阻连接至第二端的PNP管，所述PNP管为PMOS晶体管内源极、衬底以及漏极构成的寄生三极管；集电极通过第二寄生电阻与第一端电连接，发射极连接至第二端的NPN管；

栅驱动电路，包括：正向连接于所述PMOS晶体管衬底及其栅极的二极管，正向连接于所述PMOS晶体管栅极与第二端的二极管。

所述正向连接于PMOS晶体管衬底及其栅极的二极管导通压降大于PMOS晶体管的阈值电压。

可选的，所述正向连接于所述PMOS晶体管衬底及其栅极的二极管包括至少两级串联的二极管。所述正向连接于所述PMOS晶体管栅极与第二端的二极管包括至少两级串联的二极管。所述串联的各级二极管规格相同。

可选的，将所述第一端连接至需要静电保护的外部电路，第二端接地。

与现有技术相比，本发明提供的栅驱动晶闸管电路具有以下优点：在阳极上产生ESD静电脉冲时，只要所述ESD静电脉冲的电位足够高，能够通过二极管通路导通阳极与阴极，所述控制栅上的电位就能保持一个固定值，持续性地降低晶闸管的触发电压，直至ESD静电脉冲被释放阳极电位回落。同时在N阱与源区之间形成正向电势差，即在所述PMOS晶体管的寄生三极管的发射极与基极之间形成正向电势差，进一步促进晶闸管的触发导通。具有更强的静电释放能力。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1为现有的一种晶闸管的剖面结构示意图；

图2为图1所示晶闸管的等效电路示意图；

图3为现有的一种栅驱动晶闸管的等效电路示意图；

图4为本发明所述栅驱动晶闸管电路的一个实施例示意图；

图5为本发明所述栅驱动晶闸管电路的另一个实施例示意图；

图6为本发明所述栅驱动晶闸管电路的等效电路示意图；

图7为所述阳极产生ESD静电脉冲时本发明实施例与现有栅驱动晶闸管电路的控制栅电位对比示意图；

图8为本发明所述静电保护电路的示意图。

具体实施方式

现有的栅驱动晶闸管电路利用RC耦合回路的耦合效果，将阳极的电位耦合至控制栅上，达到降低晶闸管触发电压的目的。但由于所述耦合效果不具有持续性，对于长脉宽的ESD静电脉冲，控制栅上的电位会迅速回滞，降低晶闸管触发电压的效果有限。因此不满足长时间静电释放的需求。本发明提供的栅驱动晶闸管电路，在PMOS晶体管中寄生的PNP管的基极(N阱)与控制栅之间以及控制栅与阴极之间形成正向连接的二极管通路(所述在某两极之间正向连接二极管是指将二极管的正端连接至前一极，负端连接至后一极，特此说明，以下不再赘述)。其中所述基极通过N阱的寄生内阻连接至晶闸管的阳极。因此只要阳极上的电位足够高(即阳极与阴极之间的电势差足够大)，上述二极管通路将导通，控制栅的电位就能够保持在一个固定值，从而持续性的降低晶闸管触发电压，直至ESD静电脉冲被释放，阳极电位回落。且上述二极管通路，也起到一定的静电释放效果，因此本发明栅驱动晶闸管电路具有更强的静电释放能力。

下面结合具体实施例，对本发明所述栅驱动晶闸管电路的半导体结构以及电路工作原理作进一步介绍。

如图4所示，本实施例的栅驱动晶闸管电路，包括：

半导体衬底400，位于半导体衬底400内且相邻的N阱410以及P阱420；为了与CMOS工艺兼容，所述半导体衬底400可以为N型或P型衬底，本实施例中采用P型衬底。

位于N阱410内的第一N+型注入区401；位于P阱内420的第二N+型注入区402；

位于N阱410上的PMOS晶体管，所述PMOS晶体管包括P阱表面的控制栅500，位于控制栅500两侧N阱410内的P+型源区501以及P+型漏区502(在相同掺杂类型的情况下，标记“+”的重掺杂的浓度均大于阱区)；所述漏区502延伸至P阱420内，且与所述第二N+型注入区402相隔离，由于漏区502与P阱420的掺杂类型相同，因此两者视为电连接；所述漏区501与第二N+型注入区402相隔离。本实施例中采用浅沟槽700将所述各注入区绝缘隔离。

阳极，分别与所述第一N+型注入区401、源区501电连接；

阴极，分别与所述第二N+型注入区402、P阱420电连接；

栅驱动电路，包括分别在所述N阱410与控制栅500之间以及控制栅500与阴极之间正向连接的二极管。由于所述N阱410相当于PMOS晶体管内寄生的PNP管的基极，且通过其N阱410的寄生内阻经由第一N+型注入区401连接至阳极，因此上述设置的二极管将在阳极与阴极之间形成二极管通路。且根据公知原理，二极管在导通时其压降是个固定值(硅管是0.7v，锗管为0.3v)，因此所述阳极与阴极之间的二极管通路导通时，控制栅500的电位以及N阱410的电位将仅与阴极电位有关。可以通过调整所述N阱410与控制栅500之间以及控制栅500与阴极之间二极管的导通压降，控制控制栅500以及N阱410上的电位。为了简化制造工艺，所述N阱410与控制栅500之间以及控制栅500与阴极之间的二极管均可以包括至少两级串联的二极管，且各级二极管的规格相同。通过调整二极管的级数便可以调整上述导通压降，进而精确控制控制栅500以及N阱410上的电位。

此外，需要指出的是，在半导体工艺中，N阱410以及P阱420的连线很难直接从底部引出，因此在实际生产制造时，可以通过在N阱410或P阱420内形成连接区，实现N阱410以及P阱420的外连。因此图5提供了另一个可选实施例。

如图5所示，所述N阱410内还包括N+型连接区411。所述N+型连接区411间隔于所述源区501以及第一N+型注入区401之间，且分别与源区501以及第一N+型注入区401通过浅沟槽700相隔离。在所述N+型连接区411与控制栅500之间正向连接二极管或串联的二极管组。这样设置的目的在于：尽可能的使得N+型连接区411靠近PMOS晶体管，使得所述二极管能够通过N+型连接区411连接于PMOS晶体管底部的N阱410(即PMOS晶体管内寄生PNP管的基极)，以避免N阱410寄生内阻的影响，使得控制栅500与N+型连接区411之间的二极管导通压降等于PMOS晶体管的栅衬电压。

为了在静电释放时，PMOS晶体管中形成较大漏电流，促进晶闸管触发导通，可以使得所述控制栅500与N阱410之间(也即图5实施例的控制栅500与N+型连接区411之间)连接的二极管的导通压降大于所述PMOS晶体管的阈值电压。这样二极管通路导通后，PMOS晶体管将处于开启状态，其内部寄生的三极管将获得较大的发射极电流。

同样为引出P阱420，所述P阱420内还包括P+型连接区421，所述P+型连接区421与漏区502之间被第二N+型注入区402间隔，且与第二N+型注入区402相隔离。所述阴极与P+型连接区421电连接。这样设置的目的在于：尽可能使得P+型连接区421远离PMOS晶体管。由于P+型连接区421与第二N+型注入区402均连接至阴极，因此两者电位相等；而为促进晶闸管导通，需要使得N阱410、P+型漏区502、第二P+型注入区402所构成的寄生NPN三极管中，基极与发射极之间存在电势差，也即漏区502与P+型连接区421之间需要存在电势差。当P+型连接区421远离PMOS晶体管后，由于P阱420内部电阻存在，可以实现上述需求。

为进一步说明本发明实施例的工作原理，图6提供了上述实施例的等效电路示意图。

结合图5以及图6所示，相邻的区域如果掺杂类型相同则视为电连接。根据上述原则，P+型源区501、N阱410、P阱420构成了一个PNP寄生三极管T1，其中根据注入浓度差异可推断，P+型源区501一侧为发射极，基极(N阱410)通过N阱410的内部电阻R_nwell连接至N+连接区401，集电极相当于P阱420；N阱410、P阱420、第二N+注入区402构成了一个NPN寄生三极管T2，根据注入浓度差异可推断第二N+型注入区402一侧为发射极，基极与三极管T1的集电极电连接，且通过P阱420的内部电阻R_pwell连接至P+型连接区421，集电极(N阱410)与三极管T1的基极(N+型源区501)电连接。

进一步的，NPN型三极管T2与PNP型三极管T1构成典型的晶闸管结构，所述控制栅500能够控制三极管T1中的发射极漏电流，晶闸管的阳极通过N阱410的内部电阻Rnwell，并经由N+型连接区411以及正向连接的二极管组D1连接至控制栅，控制栅又通过正向连接的二极管组D2连接阴极。

假设晶闸管的阴极接地，电位保持为0。当电路中未产生ESD静电脉冲，晶闸管无需导通工作，只需要使得二极管组D1以及二极管组D2的导通压降大于此时阳极以及阴极之间的电势差，也即正常工作时晶闸管阳极的电位。二极管组D1以及二极管组D2均可以视为断路状态，控制栅相当于被悬置，PMOS晶体管不开启。

当电路中产生ESD静电脉冲时，所述ESD静电脉冲需要从晶闸管的阳极流向阴极释放。此时晶闸管的阳极上由于ESD静电脉冲的影响，电位处于较高状态V_h，阳极、阴极之间的二极管通路开启，将首先产生从阳极经由R_pwell、二极管组D1、二极管组D2流向阴极的电流。假设二极管组D1的导通压降为V1，而二极管组D2的导通压降为V2，则控制栅上的电位为V2，三极管T1的基极电位为V1+V2。由于V1大于PMOS晶体管的阈值电压，因此NMOS晶体管开启，三极管T1中将产生发射极漏电流，同时三极管T1的基极与发射极之间存在电势差V_h-V1-V2，在两者共同促进作用下，三极管T1首先导通，进而整个晶闸管开始工作。

晶闸管工作后，此时从阳极到阴极存在两条导电通路，一条为经由R_nwell、二极管组D1、二极管组D2，另一条则经由三极管T1、三极管T2。其中，前者保持导通时，控制栅上的电位将始终保持在V1+V2，降低晶闸管的触发电压，从而促进后者晶闸管放电通路的维持，直至阳极上的ESD静电脉冲被释放，电位回落至正常水平，上述晶闸管才重新关闭。与现有技术相比，本发明所述栅驱动晶闸管电路具有更低的导通触发电压，更强的静电释放能力，

图7为所述阳极产生ESD静电脉冲时本发明实施例与现有栅驱动晶闸管电路的控制栅电位对比示意图。假设对晶闸管进行正向的ESD静电脉冲测试，所述静电脉冲的上升幅度为0～5.0V，上升沿为10ns，持续脉宽60ns，将晶闸管阴极接地。

如图7所示，现有的栅驱动晶闸管电路中，RC耦合回路中耦合节点直接连接至控制栅，开始控制栅能够响应ESD静电脉冲，电位迅速拉升，上升趋势与阳极相同，在10ns时控制栅达到最高电位4.0V，但由于耦合作用的局限性以及持续性不足，随着ESD静电脉冲进入持续阶段，阳极保持一定电位不变化，RC耦合回路的耦合作用消失，控制栅的电位持续了很短的一段时间约15ns左右便迅速回滞，最终落至0电位，导致晶闸管触发电压回升。

在本发明实施例中，开始随着阳极电位的拉升，当二极管通路未导通时，控制栅电位并未有变化，直至阳极电位突破了临界值(本测试实施例中为3V)，二极管通路导通，控制栅的电位迅速拉升，且与阳极电位保持一个固定压降(本测试实施例中假设为1V)。随着ESD静电脉冲进入持续阶段，由于所述二极管通路一直导通，控制栅的电位也一直稳定保持在2V，持续60ns，直至ESD静电脉冲因为被释放，阳极电位回落，控制栅的电位才随之回滞。需要指出的是，在PMOS晶体管中控制栅的电位负向于衬底，当控制栅的电位稳定在2V时，PMOS晶体管将保持导通，晶闸管的触发电压维持较低值。

经过上述测试，可见本发明的栅驱动晶闸管电路由于控制栅能够持续性保持电位，且使得PMOS晶体管栅衬电压大于阈值电压，因此具有更佳的降低晶闸管触发电压的效果。

基于上述栅驱动晶闸管电路，本发明还提供了一种静电保护电路，基本的电路结构如图8所示，包括：

发射极与第一端(相当于晶闸管的阳极)电连接，集电极通过第一寄生电阻R1连接至第二端(相当于晶闸管的阴极)的PNP管T1，所述PNP管T1为PMOS晶体管M1内源极、衬底以及漏极构成的寄生三极管；集电极通过第二寄生电阻R2与第一端电连接，发射极连接至第二端的NPN管T2；

栅驱动电路，包括：正向连接于所述PMOS晶体管M1衬底及其栅极的二极管D1，正向连接于所述PMOS晶体管栅极与第二端的二极管D2。

所述正向连接于PMOS晶体管M1衬底及其栅极的二极管D1的导通压降大于PMOS晶体管的阈值电压。

可选的，所述正向连接于所述PMOS晶体管M1衬底及其栅极的二极管D1包括至少两级串联的二极管，所述正向连接于所述PMOS晶体管栅极与第二端的二极管D2包括至少两级串联的二极管。且串联的各级二极管规格相同。在实际应用时，可以将所述第一端连接至需要静电保护的外部电路，第二端接地。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (14)

1.一种栅驱动晶闸管电路，其特征在于，包括：

半导体衬底，位于半导体衬底内且相邻的N阱以及P阱；

位于N阱内的第一N+型注入区；位于P阱内的第二N+型注入区；

位于N阱上的PMOS晶体管，所述PMOS晶体管包括N阱表面的控制栅，位于控制栅两侧N阱内的P+型源区以及P+型漏区；所述漏区延伸至P阱内与之连接，且与所述第二N+型注入区相隔离；所述源区与第一N+型注入区相隔离；

阳极，分别与所述第一N+型注入区、源区电连接；

阴极，分别与所述P阱、第二N+型注入区电连接；

栅驱动电路，包括分别在所述N阱与控制栅之间以及控制栅与阴极之间正向连接的二极管。

2.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述N阱内还包括N+型连接区，所述N+型连接区间隔于所述源区以及第一N+型注入区之间，且分别与源区以及第一N+型注入区相隔离。

3.如权利要求2所述的栅驱动晶闸管电路，其特征在于，在所述N+型连接区与控制栅之间正向连接二极管。

4.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述N阱与控制栅之间连接的二极管的导通压降大于所述PMOS晶体管的阈值电压。

5.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述P阱内还包括P+型连接区，所述P+型连接区与漏区之间被第二N+型注入区间隔，且与第二N+型注入区相隔离。

6.如权利要求5所述的栅驱动晶闸管电路，其特征在于，所述阴极与P+型连接区电连接。

7.如权利要求1所述的栅驱动晶闸管电路，其特征在于，所述N阱与控制栅之间以及控制栅与阴极之间，正向串联至少两级二极管。

8.如权利要求7所述的栅驱动晶闸管电路，其特征在于，所述各级串联的二极管规格相同。

9.一种静电保护电路，其特征在于，包括：

发射极与第一端电连接，集电极通过第一寄生电阻连接至第二端的PNP管，所述PNP管为PMOS晶体管内源极、衬底以及漏极构成的寄生三极管；集电极通过第二寄生电阻与第一端电连接，发射极连接至第二端的NPN管；

栅驱动电路，包括：正向连接于所述PMOS晶体管衬底及其栅极的二极管，正向连接于所述PMOS晶体管栅极与第二端的二极管。

10.如权利要求9所述的静电保护电路，其特征在于，所述正向连接于PMOS晶体管衬底及其栅极的二极管导通压降大于PMOS晶体管的阈值电压。

11.如权利要求9所述的静电保护电路，其特征在于，所述正向连接于所述PMOS晶体管衬底及其栅极的二极管包括至少两级串联的二极管。

12.如权利要求9所述的静电保护电路，其特征在于，所述正向连接于所述PMOS晶体管栅极与第二端的二极管包括至少两级串联的二极管。

13.如权利要求11以及12所述的静电保护电路，其特征在于，所述串联的各级二极管规格相同。

14.如权利要求所述的静电保护电路，其特征在于，将所述第一端连接至需要静电保护的外部电路，第二端接地。

Images